CN114724854A - 一种支架y型电容器及其制备方法 - Google Patents
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Abstract
本发明提供一种支架Y型电容器及其制备方法，包括两芯片组、共用支架、两单独支架、绝缘层和绝缘构件，芯片组包括至少一个陶瓷芯片，陶瓷芯片包括两导电端和设置在两导电端之间的瓷体，一芯片组的所有陶瓷芯片的位于同一侧的导电端形成总导电端，两芯片组间隔并排布置，共用支架与两芯片组的位于同一侧的总导电端焊接，两单独支架分别与两芯片组的另一总导电端焊接，绝缘层设置在陶瓷芯片的瓷体外周，绝缘构件从两芯片组的另一总导电端卡入并套在芯片组上，以避免两芯片组的两另一总导电端接触短路。本发明提出能够实现抑制共模干扰的作用，且可靠性高，机械性能强，抗震性强，能够满足批量生产需求。
Description
技术领域
本发明涉及一种支架Y型电容器及其制备方法。
背景技术
现有技术中，如图1所示，共模干扰抑制电路为两串接的电容，两电容的自由端与电源连接，公共端则接地。但在实际使用中，设计PCB板时，有时会因为共模干扰抑制电路而导致整个电路设计变得复杂。再者，在使用过程中，可能因环境原因导致电路发生损坏，从而影响共模干扰抑制电路的可靠性，且其防震性能较差，在极端环境中极易损坏而失去作用。
发明内容
本发明提出一种支架Y型电容器及其制备方法，能够实现抑制共模干扰的作用，且可靠性高，机械性能强，抗震性强，能够满足批量生产需求。
本发明通过以下技术方案实现：
一种支架Y型电容器，包括两芯片组、共用支架、两单独支架、绝缘层和绝缘构件，芯片组包括至少一个陶瓷芯片，陶瓷芯片包括两导电端和设置在两导电端之间的瓷体，一芯片组的所有陶瓷芯片的位于同一侧的导电端形成总导电端，两芯片组间隔并排布置，共用支架与两芯片组的位于同一侧的总导电端焊接，两单独支架分别与两芯片组的另一总导电端焊接，绝缘层设置在陶瓷芯片的瓷体外周，绝缘构件从两芯片组的另一总导电端卡入并套在芯片组上，以避免两芯片组的两另一总导电端接触短路。
进一步的，所述共用支架包括与两芯片组同一侧的总导电端焊接的第一竖直板和设置在第一竖直板下端的第一水平板，所述单独支架包括与一芯片组另一总导电端焊接的第二竖直板和设置在第二竖直板下端的第二水平板，第一竖直板、第二竖直板高度相同且均高于导电端高度。
进一步的，所述绝缘构件包括隔板，隔板宽度与两芯片组之间的间隔匹配，隔板高度与所述第二竖板相同，隔板卡入两芯片组之间的间隔内，以使两芯片组的另一导电端被绝缘隔开，也使两单独支架被绝缘隔开。
进一步的，所述第一竖板下部与第一水平板上开设有应力孔。
进一步的，所述绝缘层为涂覆在所述瓷体外周的绝缘层。
进一步的，所述绝缘构件还包括顶板、间隔设置在顶板上且向下延伸的两边板、以及分别与顶板和两边板连接的背板，所述隔板分别与顶板和背板连接且位于两边板之间，边板与隔板形成隔间，隔板卡入所述间隔内后，两芯片组分别位于两隔间内，顶板位于芯片组上端，背板与所述单独支架接触。
进一步的，所述绝缘构件由聚酰亚胺制成。
本发明还通过以下技术方案实现：
一种支架Y型电容器的制备方法，先将组成芯片组的陶瓷芯片的瓷体涂覆绝缘层，然后将共用支架焊接在两间隔布置的芯片组同一侧的总导电端上，再将两单独支架分别焊接在两芯片组的另一总导电端上，最后将绝缘构件从两芯片组的另一总导电端卡入，以避免两芯片组的两另一总导电端接触短路。
本发明具有如下有益效果：
1、本发明的支架Y型电容器由两个芯片组组成，具有一共用支架和单独支架，使用时，将单独支架与电源连接，共用支架接地，即可实现抑制共模干扰的作用，本发明为模块化设计，将共模干扰抑制电路集成为一个电容器模块，使用时，进行简单的焊接操作即可，使PCB板的设计更为简单；通过共用支架和单独支架进行导电，导电可靠性高；利用共用支架将两芯片组连接在一起，并利用绝缘构件套住芯片组，使本发明的机械性能更强，抗震性也更强，具有更强的环境适应性能；利用绝缘构件避免两芯片组的两另一总导电端接触短路，并在绝缘芯片的瓷体外周设置绝缘层，进一步保证本发明的可靠性；本发明的陶瓷芯片为市场标配的陶瓷芯片，使用时，可根据具体使用情况选择芯片组所包含的陶瓷芯片的数量，从而得到适合的电容量，适配性强，也能够满足批量生产需求。
附图说明
下面结合附图对本发明做进一步详细说明。
图1为现有技术中的共模干扰抑制电路图。
图2为本发明的结构示意图。
图3为本发明去除绝缘构件后的结构示意图。
图4为本发明绝缘构件的结构示意图。
其中，1、陶瓷芯片；11、导电端；2、共用支架；21、第一竖直板；22、第一水平板；23、应力孔；3、单独支架；31、第二竖直板；32、第二水平板；4、绝缘层；5、绝缘构件；51、顶板；52、边板；53、背板；54、隔板。
具体实施方式
如图2至图4所示，支架Y型电容器包括两芯片组、共用支架2、两单独支架3、绝缘层4和绝缘构件5，在本实施例中，芯片组包括一个陶瓷芯片1，陶瓷芯片1包括两导电端11和设置在两导电端11之间的磁铁，芯片组的导电端11即为该陶瓷芯片1的导电端11，在其他实施例中，芯片组可以包括多个并排布置的陶瓷芯片1，则芯片组的总导电端11即由该芯片组内各陶瓷芯片1位于同一侧的导电端11形成。两芯片组间隔并排布置，共用支架2与两芯片组的位于同一侧的总导电端11焊接，两单独支架3则分别与两芯片组的另一总导电端11焊接，绝缘层4设置在陶瓷芯片1的瓷体外周，绝缘构件5从两芯片组的另一总导电端11卡入，并套在该两另一总导电端11和部分瓷体上，以避免两芯片组的两另一总导电端11接触短路，也使绝缘构件5与芯片组固定在一起。绝缘层4为涂覆在瓷体外周的绝缘层4，具体涂覆过程为现有技术。
共用支架2包括与两芯片组同一侧的总导电端11焊接的第一竖直板21和设置在第一竖直板21下端的第一水平板22，第一竖直板21可覆盖该两总导电端11的矩形板，第一水平板22也为矩形板，第一竖直板21下部和第一水平板22的对应位置设置有应力孔23，以消除机械应力。单独支架3包括与一芯片组另一总导电端11焊接的第二竖直板31和设置在第二竖直板31下端的第二水平板32，第一竖直板21、第二竖直板31高度相同且均高于导电端11高度，焊接完成后，芯片组处于悬空状态。
绝缘构件5包括顶板51、间隔设置在顶板51上且向下延伸的两边板52、分别与顶板51和两边板52连接的背板53以及设置在顶板51上的隔板54，隔板54分别与顶板51和背板53连接且位于两边板52之间，边板52与隔板54形成隔间，隔板54宽度与两芯片组之间的间隔宽度匹配，以使隔板54可插入该间隔内并轻易不脱落，隔板54卡入该间隔内后，两芯片组分别位于两隔间内，顶板51位于芯片组上端，背板53与单独支架3接触，隔板54高度与第二竖板相同，以使隔板54能够将两芯片组的两另一导电端11绝缘隔开，也能将两单独支架3绝缘隔开。
在本实施例中，绝缘构件5由聚酰亚胺制成。
使用时，将两单独支架3的第二水平板32分别焊接至电源两端，再将共用支架2的第一水平板22接地，支架Y型电容器即可实现抑制共模干扰的作用。
支架Y型电容器的制备方法为：先将组成芯片组的陶瓷芯片1的瓷体涂覆绝缘层4，然后将共用支架2焊接在两间隔布置的芯片组同一侧的总导电端11上，再将两单独支架3分别焊接在两芯片组的另一总导电端11上，最后将绝缘构件5从两芯片组的另一总导电端11卡入，以避免两芯片组的两另一总导电端11接触短路。
以上所述，仅为本发明的较佳实施例而已，故不能以此限定本发明实施的范围，即依本发明申请专利范围及说明书内容所作的等效变化与修饰，皆应仍属本发明专利涵盖的范围内。
Claims (8)
1.一种支架Y型电容器，其特征在于：包括两芯片组、共用支架、两单独支架、绝缘层和绝缘构件，芯片组包括至少一个陶瓷芯片，陶瓷芯片包括两导电端和设置在两导电端之间的瓷体，一芯片组的所有陶瓷芯片的位于同一侧的导电端形成总导电端，两芯片组间隔并排布置，共用支架与两芯片组的位于同一侧的总导电端焊接，两单独支架分别与两芯片组的另一总导电端焊接，绝缘层设置在陶瓷芯片的瓷体外周，绝缘构件从两芯片组的另一总导电端卡入并套在芯片组上，以避免两芯片组的两另一总导电端接触短路。
2.根据权利要求1所述的一种支架Y型电容器，其特征在于：所述共用支架包括与两芯片组同一侧的总导电端焊接的第一竖直板和设置在第一竖直板下端的第一水平板，所述单独支架包括与一芯片组另一总导电端焊接的第二竖直板和设置在第二竖直板下端的第二水平板，第一竖直板、第二竖直板高度相同且均高于导电端高度。
3.根据权利要求2所述的一种支架Y型电容器，其特征在于：所述绝缘构件包括隔板，隔板宽度与两芯片组之间的间隔匹配，隔板高度与所述第二竖板相同，隔板卡入两芯片组之间的间隔内，以使两芯片组的另一导电端被绝缘隔开，也使两单独支架被绝缘隔开。
4.根据权利要求1或2或3所述的一种支架Y型电容器，其特征在于：所述第一竖板下部与第一水平板上开设有应力孔。
5.根据权利要求1或2或3所述的一种支架Y型电容器，其特征在于：所述绝缘层为涂覆在所述瓷体外周的绝缘层。
6.根据权利要求3所述的一种支架Y型电容器，其特征在于：所述绝缘构件还包括顶板、间隔设置在顶板上且向下延伸的两边板、以及分别与顶板和两边板连接的背板，所述隔板分别与顶板和背板连接且位于两边板之间，边板与隔板形成隔间，隔板卡入所述间隔内后，两芯片组分别位于两隔间内，顶板位于芯片组上端，背板与所述单独支架接触。
7.根据权利要求1或2或3所述的一种支架Y型电容器，其特征在于：所述绝缘构件由聚酰亚胺制成。
8.一种支架Y型电容器的制备方法，其特征在于：先将组成芯片组的陶瓷芯片的瓷体涂覆绝缘层，然后将共用支架焊接在两间隔布置的芯片组同一侧的总导电端上，再将两单独支架分别焊接在两芯片组的另一总导电端上，最后将绝缘构件从两芯片组的另一总导电端卡入，以避免两芯片组的两另一总导电端接触短路。
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