CN114709263B - 一种抗单粒子效应栅极损伤的功率vdmos器件 - Google Patents

Abstract

本发明提供一种抗单粒子效应栅极损伤的功率VDMOS器件，该VDMOS器件包括第一导电类型衬底、外延层和高浓度掺杂源极，第二导电类型埋层、阱区和高掺杂区。第一导电类型外延层上方形成栅极电介质、栅电极、钝化层和源极金属电极。第二导电类型埋层位于栅极正下方，覆盖全部的JFET区域和部分第二导电类型阱区区域，且和第二导电类型阱区区域的纵向距离大于相邻2个第二导电类型阱区区域间距定义的JFET宽度的一半。该结构利用埋层的电场屏蔽和载流子导流效果，在不以牺牲JFET电阻为代价的基础上，能显著抑制辐照引发的栅极退化，同时还能降低米勒电容，改善器件高频特性。

Description

一种抗单粒子效应栅极损伤的功率VDMOS器件

技术领域

本发明涉及功率半导体器件技术领域，涉及的是一种抗单粒子效应栅极损伤的功率VDMOS器件。

背景技术

垂直双扩散场效应晶体管VDMOS(Vertical Double-diffused Metal OxideSemiconductor)作为功率器件的代表，因具有输入阻抗高、开关速度快、负温度系数、热稳定性好、无二次击穿等特性，广泛应用于各类功率开关系统。

空间辐射环境是一个充斥着各类宇宙射线的复杂环境，其主要包括由质子和α粒子构成的银河宇宙射线(GCR)，由太阳大气加速的高能量、高通量带电粒子流组成的太阳宇宙射线(SCR)，自太阳飞向地球的热电离气体形成的太阳风，以及由地磁场俘获的质子、电子和少量低能重离子构成的地球辐射带（范艾伦带）以外，来自地面或高空核武器爆炸产生的核辐射、高能电磁脉冲和核爆冲击波组成的空间核爆环境及上述高能粒子与航天飞船的构成材料相互作用产生的次级粒子均对航天器有着不用程度的影响。

单粒子栅穿(SEGR，Single-Event Gate Rupture)主要指由于高能粒子入射导致栅极绝缘介质被击穿短路的现象。其失效机理主要是高能粒子入射时在半导体体材料中激发出大量电子-空穴对，这些电子-空穴对造成漏极-栅极下方的瞬间短路，使栅极电介质材料承受较大的电场强度，导致栅极电介质永久性的性能退化甚至击穿烧毁。在碳化硅（SiC）VDMOS器件的单粒子实验中还观测到器件烧毁前的栅极电流明显增大，并在停止辐照后出现永久性的性能退化。栅极的辐照与可靠性加固成为半导体器件的宇航应用首先要面对的问题。

目前对于SEGR的辐照加固通用的做法是：不同于传统的自对准工艺，而是先进行VDMOS中P型和N型阱区的选择性掺杂，以完成沟道区域的制作，后制造栅氧和多晶硅栅，避免栅氧化层经历退火所需的高温处理。另外直接加厚栅氧化层也有明显的抗SEGR效果，但会对器件的总剂量（TID，Total Ionizing Dose）抗性产生负面作用，需要权衡优化。此外研究表明，抗SEGR能力会随着元胞JFET宽度的下降而提高，而在栅极下方的JFET区域中引入连接源极的P+区域也有一定的栅极加固作用。但这两种结构均极大增加了JFET区电阻，对器件的正向特性不利。

发明内容

针对上述现有VDMOS栅极辐照加固技术的不足，本发明的目的是提供一种抗单粒子效应栅极损伤的功率VDMOS器件结构，利用埋层的电场屏蔽和载流子导流效果，在不以牺牲JFET电阻为代价的基础上，能显著抑制辐照引发的栅极退化，同时还能降低米勒电容，改善器件高频特性。

本发明采用如下技术方案：

一种抗单粒子效应栅极损伤的功率VDMOS器件，包括：

第一导电类型衬底；

位于所述第一导电类型衬底底部的漏电极；

位于所述第一导电类型衬底上的第一导电类型外延层漂移区；

位于所述第一导电类型外延层漂移区中的第二导电类型埋层；

位于所述第一导电类型外延层漂移区中且靠近上表面的第二导电类型阱区；

位于所述第一导电类型外延层漂移区中，相邻两个所述第二导电类型阱区中间的JFET区；

位于所述第二导电类型阱区，靠近所述JFET区的第一导电类型源区；

位于所述第二导电类型阱区，远离所述JFET区的第二导电类型重掺杂区；

位于部分所述第二导电类型阱区、所述第一导电类型源区、所述JFET区上的隔离栅介质层；

位于所述部分隔离栅介质层上的栅电极；

位于所述栅电极和所述隔离栅介质层上的钝化层；

位于所述第二导电类型重掺杂区、所述钝化层和部分所述第一导电类型源区之上的源极金属电极。

进一步地，所述第一导电类型为N型，第二导电类型为P型；或者第一导电类型为P型，第二导电类型为N型。

进一步地，所述第二导电类型埋层在第一方向上的投影覆盖器件有源区中全部的JFET区域和部分的第二导电类型阱区，所述第一方向是所述第一导电类型外延层漂移区的生长方向。

进一步地，所述第二导电类型埋层为单一整体或多个并列。

进一步地，所述第二导电类型埋层为在第一方向的多个并列。

进一步地，所述第二导电类型埋层为在第二方向的多个并列，所述第二方向与所述第一方向垂直。

进一步地，所述第二导电类型埋层与所述第二导电类型阱区的垂直距离不小于所述JFET区宽度的一半。

进一步地，所述第二导电类型埋层在器件有源区边缘通过体接触区和接触孔与源极金属电极相连接。

本发明的有益效果：本发明通过引入覆盖全JFET区域的埋层，能够有效抑制单粒子辐照导致的栅极下方瞬时高电场，并能降低器件的米勒电容，改善高频特性。此外由于埋层区域与第二导电类型阱区有着较大的纵向间距，避免了传统结构引入P型屏蔽层的JFET电阻增大，保障器件良好的正向工作特性。

附图说明

图1为本发明所述的实例1，一种抗单粒子效应栅极损伤的功率VDMOS器件。

图2为本发明所述的实例2，一种多埋层的抗单粒子效应栅极损伤的功率VDMOS器件。

图3为本发明所述的实例3，一种多层埋层的抗单粒子效应栅极损伤的功率VDMOS器件。

图4为本发明所述的实例3，一种沟槽型抗单粒子效应栅极损伤的功率VDMOS器件。

附图标记说明：1、第一导电类型衬底；2、第一导电类型外延层漂移区；3、第二导电类型埋层；4、第二导电类型阱区；5、第二导电类型重掺杂区；6、第一导电类型源区；7、隔离栅介质层；8、栅电极；9、钝化层；10、源极金属电极。

具体实施方式

如背景技术所述，单粒子栅穿的失效机理主要是高能粒子入射时在半导体体材料中激发出大量电子-空穴对，这些电子-空穴对造成漏极-栅极下方的瞬间短路，使栅极电介质材料承受较大的电场强度，导致栅极电介质永久性的性能退化甚至击穿烧毁。

为解决此问题，本发明提供一种抗单粒子效应栅极损伤的功率VDMOS器件，通过在第一导电类型外延层漂移区中设置第二导电类型埋层，利用埋层的电场屏蔽和载流子导流效果，在不以牺牲JFET电阻为代价的基础上，能显著抑制辐照引发的栅极退化，同时还能降低米勒电容，改善器件高频特性。

以下结合实施例对本发明作进一步的描述，实施例仅用于对本发明进行说明，并不构成对权利要求范围的限制，本领域技术人员可以想到的其他替代手段，均在本发明权利要求范围内。

进一步需要说明的是，实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

必须指出的是，实施例中给出的结构可以根据实际情况作相应的细节修改。同时为了表述方便，实施方式中仅仅以N型沟道VDMOS加以说明；针对P沟道VDMOS同样适用，实施例中第一导电类型为N型，第二导电类型为P型。

实施例中所述的宽度是指沿水平方向的长度，所述的高度或深度是指竖直方向的长度。

实施例1

如图1所示，本发明所述的一种抗单粒子效应栅极损伤的功率VDMOS器件，包括第一导电类型衬底1及位于第一导电类型衬底1背面的漏极，其中第一导电类型衬底1为重掺杂N型Si。

第一导电类型衬底1之上为第一导电类型外延层漂移区2，其中第一导电类型外延层漂移区2为轻掺杂N型Si。

第一导电类型外延层漂移区2中有第二导电类型埋层3，其中第二导电类型埋层3为重掺杂P型，本实施例中第二导电类型埋层3为单一整体，且第二导电类型埋层3在第一方向上的投影覆盖器件有源区中全部的JFET区域和部分的第二导电类型阱区，所述第一方向是所述第一导电类型外延层漂移区的生长方向。

第一导电类型外延层漂移区2的半导体近表面有第二导电类型阱区4，相邻两个第二导电类型阱区4之间为JFET区。

第二导电类型阱区4中，远离JFET区的一侧有第二导电类型重掺杂区5。

第二导电类型阱区4中，靠近JFET区的一侧有第一导电类型源区6，阱区4和第一导电类型源区6在靠近JFET一侧的2条边界界定了器件的沟道区。

部分阱区4、部分第一导电类型源区6和JFET区的上方覆盖隔离栅介质层7。

隔离栅介质层7的上方覆盖多晶栅电极8。

多晶栅电极8的上方包覆有钝化层9。

重掺杂区5、第一导电类型源区6和钝化层9上方覆盖源极金属电极10。

实施例2

如图2所示的实施例2，与实施例1基本相同，与实施例1的区别仅在于：漂移区2中的第二导电类型埋层3由实施例1中的第二导电类型埋层3由单埋层变为了实施例2中的多埋层，其中多埋层是在第二方向上的排列，第二方向是垂直于第一方向的，用以改变体电场分布，优化正向导通特性。

实施例3

如图3所示的实施例3，与实施例1基本相同，与实施例1的区别仅在于：漂移区2中的第二导电类型埋层3由实施例1中的单埋层变为了实施例3中的多层埋层，其中多埋层是在第一方向上的排列，用以进一步提升电场屏蔽能力，加固栅极抗SEGR能力。

实施例4

如图4所示的实施例4，与实施例1基本相同，与实施例1的区别主要在于：实施例1中采取平面栅结构，实施例3中采取沟槽栅结构。该实例仅说明本发明同样适用于沟槽结构器件。

本发明通过在栅极下方设置覆盖全JFET区域的埋层，对栅电极氧化层起到完全的屏蔽加固，防止由于辐照导致的局部电场过强，并能降低单粒子效应初期的栅极漏电。此外由于埋层和阱区的垂直距离较大，埋层的引入基本不改变JFET电阻，保证了器件良好的正向特性。同时，本结构还降低了器件的米勒电容，提高了器件的高频特性。

应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (6)

1.一种抗单粒子效应栅极损伤的功率VDMOS器件，其特征在于，包括：

第一导电类型衬底（1）；

位于所述第一导电类型衬底（1）底部的漏电极；

位于所述第一导电类型衬底（1）上的第一导电类型外延层漂移区（2）；

位于所述第一导电类型外延层漂移区（2）中的第二导电类型埋层（3），所述第二导电类型埋层（3）在第一方向上的投影覆盖器件有源区中全部的JFET区和部分的第二导电类型阱区（4），所述第一方向是所述第一导电类型外延层漂移区（2）的生长方向，所述第二导电类型埋层（3）与所述第二导电类型阱区（4）的垂直距离不小于所述JFET区宽度的一半；

位于所述第一导电类型外延层漂移区（2）中且靠近上表面的第二导电类型阱区（4）；

位于所述第一导电类型外延层漂移区（2）中，相邻两个所述第二导电类型阱区（4）中间的JFET区；

位于所述第二导电类型阱区（4），靠近所述JFET区的第一导电类型源区（6）；

位于所述第二导电类型阱区（4），远离所述JFET区的第二导电类型重掺杂区（5）；

位于部分所述第二导电类型阱区（4）、所述第一导电类型源区（6）、所述JFET区上的隔离栅介质层（7）；

位于部分所述隔离栅介质层（7）上的栅电极（8）；

位于所述栅电极（8）和所述隔离栅介质层（7）上的钝化层（9）；

位于所述第二导电类型重掺杂区（5）、所述钝化层（9）和部分所述第一导电类型源区（6）之上的源极金属电极。

2.根据权利要求1所述的抗单粒子效应栅极损伤的功率VDMOS器件，其特征在于，所述第一导电类型为N型，第二导电类型为P型；或者第一导电类型为P型，第二导电类型为N型。

3.根据权利要求1所述的抗单粒子效应栅极损伤的功率VDMOS器件，其特征在于，所述第二导电类型埋层（3）为单一整体或多个并列。

4.根据权利要求3所述的抗单粒子效应栅极损伤的功率VDMOS器件，其特征在于，所述第二导电类型埋层（3）为在第一方向的多个并列。

5.根据权利要求3所述的抗单粒子效应栅极损伤的功率VDMOS器件，其特征在于，所述第二导电类型埋层（3）为在第二方向的多个并列，所述第二方向与所述第一方向垂直。

6.根据权利要求1所述的抗单粒子效应栅极损伤的功率VDMOS器件，其特征在于，所述第二导电类型埋层（3）在器件有源区边缘通过体接触区和接触孔与源极金属电极（10）相连接。