CN108615768B - 一种抗辐射vdmos器件及其制备方法 - Google Patents
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Abstract
本发明实施例涉及电子器件领域，公开了一种抗辐射VDMOS器件的制备方法，包括以下步骤：提供高掺杂衬底；在所述高掺杂衬底上外延第一低掺杂外延层；在所述第一低掺杂外延层远离所述高掺杂衬底的一侧注入N次氢离子，并在每次注入氢离子后退火激活，在所述第一低掺杂外延层内形成自靠近所述高掺杂衬底一侧向远离所述高掺杂衬底一侧递减的掺杂浓度分布，其中，N≧3；在所述第一低掺杂外延层上外延第二低掺杂外延层；在所述第二低掺杂外延层远离所述第一掺杂外延层一侧形成源极、漏极和栅极。本发明还提供了一种抗辐射VDMOS器件。本发明提供的抗辐射VDMOS器件及其制备方法，能够同时增大负阻转折临界电流和二次击穿电压，从而提高抗SEB能力。
Description
技术领域
本发明实施例涉及电子器件技术领域，特别涉及一种抗辐射VDMOS器件及其制备方法。
背景技术
双扩散场效应晶体管(VDMOSFET)作为电力电子技术中重要的开关器件，已被广泛应用于各类电力电子设备。功率VDMOS晶体管，具有开关速度快、输入阻抗高、频率特性好、跨导线性度高等特点，而且具有负温度系数，安全工作区大等优点。在各类电源、工业控制、便携式电器、汽车电子、消费电子等领域得到广泛的应用，在空间卫星电子系统中功率器件同样具有广泛的应用空间。在航天领域，通常采用高压VDMOS器件作为航天飞行器电源安全开关。由于航天飞行器在宇宙空间中运行，所以对于VDMOS器件的要求除了要具有正确的基本电学参数外，还要能够抵挡太空中各种高能粒子与宇宙射线等的辐射所带来的影响。当功率VDMOS应用于空间航天飞行器的电子系统时，要求一方面具有一定的抗总剂量辐照能力，对于低轨卫星，经过长时间的积累，会有超过10krad(Si)的总剂量水平，高轨卫星甚至可以累计超过1Mrad(Si)的总剂量。另一方面则需要具有一定的抗单粒子效应的能力。单粒子效应主要有单粒子栅穿效应(SEGR)和单粒子烧毁效应(SEB),二者都属于硬损伤,会造成卫星、航天器开关电源电压或转换剧烈波动甚至烧毁,严重威胁卫星、航天器的在轨寿命和可靠工作。在太空中的高能粒子的作用下，高低结处电场强度增加，寄生BJT发射结正偏程度增强，当该电场增加到一定程度，激发雪崩倍增，进一步增加等漂移区电流，使寄生BJT的发射极进一步正偏，造成局部电流集中效应，使体结退化，严重时导致器件烧毁，即发生SEB现象。
发明人发现现有技术中至少存在如下问题：现有的均匀掺杂单缓冲层、多缓冲层等结构虽然能在一定程度上改善抗SEB能力，但寄生BJT开启电流的提高及器件雪崩阈值电压的降低无法同时得到改善，抗SEB能力的提高被限制。因此，有必要提供一种新的抗辐射VDMOS器件及其制备方法来解决上述问题。
发明内容
本发明实施方式的目的在于提供一种抗辐射VDMOS器件的制备方法，能够同时增大负阻转折临界电流和二次击穿电压，从而提高抗SEB能力。
为解决上述技术问题，本发明的实施方式提供了一种抗辐射VDMOS器件的制备方法，包括以下步骤：提供高掺杂衬底；在所述高掺杂衬底上外延第一低掺杂外延层；在所述第一低掺杂外延层远离所述高掺杂衬底的一侧注入N次氢离子，并在每次注入氢离子后退火激活，在所述第一低掺杂外延层内形成自靠近所述高掺杂衬底一侧向远离所述高掺杂衬底一侧递减的掺杂浓度分布，其中，N≧3；在所述第一低掺杂外延层上外延第二低掺杂外延层；在所述第二低掺杂外延层远离所述第一掺杂外延层一侧形成源极、漏极和栅极。
本发明的实施方式还提供了一种抗辐射VDMOS器件，包括：高掺杂衬底、设置在所述高掺杂衬底上的低掺杂外延层、设置在所述高掺杂衬底和所述低掺杂外延层之间的线性掺杂缓冲层，所述线性掺杂缓冲层的掺杂浓度自靠近所述高掺杂衬底至所述低掺杂外延层依次递减。
本发明实施方式相对于现有技术而言，通过当出现二次击穿时，第二低掺杂外延层和所述高掺杂衬底之间的电场很高，雪崩产生大量的电子空穴对，第二低掺杂外延层载流子浓度达到很高，第二低掺杂外延层的电场大幅降低，由于线性掺杂缓冲层的掺杂浓度自靠近所述第一低掺杂外延层至所述第二低掺杂外延层依次递减，在进行耗尽的过程当中，电子浓度需不断地约等于本底浓度，产生逐级耗尽，使得各点所对应的电势大致相同，达到较高高二次击穿电压值，同时增大负阻转折临界电流，从而改善二次击穿特性，改善抗SEB能力。
另外，注入的所述氢离子能量为α，其中，0<α≦2MeV。如此设置，注入的所述氢离子能够达到较优的深度。
另外，N≦10。如此设置，既能实现较好的效果、又能避免人力物力的浪费，获得成本优势。
另外，所述退火激活的温度为800℃-1000℃。如此设置，减小高温退火对器件的损伤，可靠性好，工艺实现简单。
另外，所述第一低掺杂外延层的厚度为10μm-20μm。
另外，所述氢离子的掺杂浓度为8×1015cm-3到8×1017cm-3。如此设置，使得在进行耗尽的过程当中，电子浓度需能够更加接近本底浓度，产生逐级耗尽，使得各点所对应的电势更加一致，达到更高二次击穿电压值。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是本发明第一实施方式提供的抗辐射VDMOS器件的制备方法的流程图；
图2为VDMOS半元胞单粒子烧毁效应的机理示意图；
图3为200V抗辐射VDMOS的线性掺杂缓冲层的制备过程中器件的剖面结构示意图及杂质分布示意图。
图4是本发明第二实施方式提供的抗辐射VDMOS器件的结构示意图；
图5为200V的带有线性缓冲层结构的抗辐照VDMOS硅基器件元胞结构；
图6为200V的VDMOS器件的掺杂浓度分布曲线图；
图7为200V的VDMOS器件的不同缓冲层结构准静态雪崩曲线图；
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本发明而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本发明所要求保护的技术方案。
本发明的第一实施方式涉及一种抗辐射VDMOS器件的制备方法，具体流程如图1所示，包括以下步骤：
S101：提供高掺杂衬底。
具体的说，在步骤S101中，高掺杂衬底13为N型单晶硅衬底。
S102：在所述高掺杂衬底上外延第一低掺杂外延层。
具体的说，在步骤S102中，所述第一低掺杂外延层的厚度为10μm-20μm。
S103：在所述第一低掺杂外延层远离所述高掺杂衬底的一侧注入N次氢离子，并在每次注入氢离子后退火激活，在所述第一低掺杂外延层内形成自靠近所述高掺杂衬底一侧向远离所述高掺杂衬底一侧递减的掺杂浓度分布，其中，N≧3。
具体的说，在步骤S103中，在所述第一低掺杂外延层远离所述高掺杂衬底13的一侧注入氢离子，注入次数为N，N≧3，优选的N≦10，注入的所述氢离子能量为α，其中，0<α≦2MeV，然后在退火温度为800℃-1000℃的条件下，退火激活注入的氢离子，每次注入氢离子严格控制剂量，逐渐形成线性掺杂缓冲层，掺杂浓度自靠近所述高掺杂衬底13一侧向远离所述高掺杂衬底13一侧递减，具体为从8×1015cm-3到8×1017cm-3。控制注入次数N≦10，既能实现较好的效果、又能避免人力物力的浪费，获得成本优势；控制注入的所述氢离子能量为α，其中，0<α≦2MeV，能够使得注入的所述氢离子能够达到较优的深度；控制退火激活的温度为800℃-1000℃，能够减小高温退火对器件的损伤，可靠性好，且工艺实现简单。
S104：在所述第一低掺杂外延层上外延第二低掺杂外延层。
具体的说，在步骤S104中，在所述第一低掺杂外延层上外延第二低掺杂外延层7，位于线性缓冲层上外延生成N-漂移区，在外延层内扩散形成的P阱区。
S105：在所述第二低掺杂外延层远离所述第一掺杂外延层一侧形成源极、漏极和栅极。
具体的说，在步骤S105中，在P阱区内重掺杂形成P+阱区，紧靠P阱上表面作成N+源区，位于衬底上下表面分别覆盖一层氧化层和金属作为电极以及与氧化层紧密接触形成掺磷多晶硅栅。
本发明实施方式相对于现有技术而言，通过当出现二次击穿时，第二低掺杂外延层7和所述高掺杂衬底13之间的电场很高，雪崩产生大量的电子空穴对，第二低掺杂外延层7载流子浓度达到很高，第二低掺杂外延层7的电场大幅降低，由于线性掺杂缓冲层的掺杂浓度自靠近所述第一低掺杂外延层至所述第二低掺杂外延层7依次递减，也就是利用多层缓冲层集合到同一缓冲层中，呈线性的浓度梯度分布，在进行耗尽的过程当中，电子浓度需不断地约等于本底浓度，产生逐级耗尽，使得各点所对应的电势大致相同，达到较高二次击穿电压值。在理想的情况下，电子浓度不断地等于本底浓度，产生逐级耗尽，使得各点所对应的电势相同，此时达到最高二次击穿电压值。线性缓冲层二次击穿电压值与双缓冲层结构的近似相等，但明显优于无缓冲层，且寄生BJT开启电流将近是其它结构的2倍；线性缓冲层结构比通态电阻稍微高于最优单缓冲层比通态电阻，但是明显低于双缓冲层比通态电阻。也就是说，线性缓冲层结构可以同时增大负阻转折临界电流和二次击穿电压，它比无缓冲层及其他缓冲层结构在抗SEB方面更有优势。另外，本发明实施方式是采用H+多次注入方式形成线性掺杂缓冲层，具有工艺实现简单，退火温度低，减小高温退火对器件的损伤等优点。
SEB效应主要发生在器件阻断状态，由空间高能带电粒子轰击到VDMOS敏感区域，在器件内部由于电离作用产生大量电子空穴对，从而引发单粒子烧毁。如图2所示，SEB效应的发生机理如下：
当高能粒子入射到VDMOS体内时，在高能粒子入射的径迹11上，粒子能量较高，使围绕硅原子核旋转的电子获得能量后脱离原子核的束缚，离开硅原子核，打破局部的电平衡，使带正电的原子核和带负电的电子成对(电子－空穴对)出现，而VDMOS器件此时在漏极具有正的高电压，源极接地，带负电的电子在电场作用下向漏接触区运动形成电子电流10，而空穴则在漏电场作用下沿迹线向P阱运动形成空穴电流9，进入P阱之后，横向运动，最后经P阱接触区流出。由于横向空穴流产生压降，致使远离电极接触区的P阱电位升高，造成P阱/N源区结正偏，当产生的电子－空穴对足够多，使空穴向源极移动产生的压差达到0.7V时，触发寄生NPN晶体管8发射极向漂移区注入电子。由于VDMOS此时处于高压阻断态，电子的持续注入，会导致空间电荷分布改变，造成电子在N-缓冲层和衬底之间的高低结处积累，空间电荷区收缩，高低结处电场强度增加。随着重离子轰击强度增加，等离子束流丝电流增大，寄生BJT发射结正偏程度增强，漂移区和衬底高低结处电场强度越来越高。当该电场增加到一定程度，激发雪崩倍增，这进一步增加等漂移区电流，使寄生BJT的发射极进一步正偏，此正反馈效应反复进行，将造成VDMOS内部个别元胞出现局部电流集中效应，使体结退化，严重时导致器件烧毁，即发生SEB现象。
所谓雪崩倍增，为在强电场区内因碰撞离化而引起的自由载流子数目的增加。在强电场下运动得载流子可由电场获得能量，通过碰撞离化产生新的电子－空穴对；新产生的二次电子和空穴在电场的作用下向反方向运动，在运动中又可以产生新的碰撞离化，一连串的碰撞离化造成了载流子数目得雪崩倍增。雪崩的基本性质包括平均雪崩增益、雪崩击穿、雪崩附加噪声、雪崩增益－带宽积限制等。
下面以一种200V硅基VDMOS的线性掺杂缓冲层的制备方法为例，如图3所示,步骤如下：
1)如a)所示，在高掺杂衬底13浓度为1×1019cm-3、厚度为40μm上表面外延第一低掺杂外延层，第一低掺杂外延层的厚度为10μm。
2)如b)所示，从第一低掺杂外延层的上表面采用多次H+注入，注入的次数为3次，每一次精确控制注入剂量及能量，然后在退火温度为800℃-1000℃的条件下，退火激活注入H+，逐渐形成线性掺杂缓冲层结构，掺杂浓度从A到B依次线性掺杂8×1015cm-3到8×1017cm-3。
3)如c)所示，在第一低掺杂外延层上表面再外延一层第二低掺杂外延层7，可以采用普通的工艺步骤形成有源区及漂移区。
上面各种方法的步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对算法中或者流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其算法和流程的核心设计都在该专利的保护范围内。
本发明的第二实施方式涉及一种抗辐射VDMOS器件，如图4所示，包括：高掺杂衬底13、设置在所述高掺杂衬底13上的低掺杂外延层7、设置在所述高掺杂衬底13和所述低掺杂外延层7之间的线性掺杂缓冲层，所述线性掺杂缓冲层12的掺杂浓度自靠近所述高掺杂衬底13至所述低掺杂外延层7依次递减。
本实施方式中，位于线性掺杂缓冲层12上外延生成N-漂移区，在低掺杂外延层7内扩散形成的P阱区4，在P阱区4内重掺杂形成P+阱区2，紧靠P阱区4上表面作成N+源区1，位于衬底上下表面分别覆盖一层氧化层6和金属3作为电极以及与氧化层紧密接触形成掺磷多晶硅栅5。
由于本实施方式为第一实施方式对应的装置的实施方式，因此，第一实施方式的技术细节也适用于本实施方式，且本领域技术人员可以理解，本实施方式与第一实施方式具有相同的技术效果。
下面以一种200V的带有线性缓冲层结构的抗辐照VDMOS硅基器件元胞结构为例，如图5所示：
N型单晶硅衬底13掺杂浓度为1×1019cm-3，厚度为40μm，在衬底13和外延层7界面处加入结构线性缓冲层12，如图5的A-B所示，位于元胞结构的20μm到30μm，厚度为10μm，掺杂浓度从上往下依次线性掺杂8×1015cm-3到8×1017cm-3，位于线性缓冲层12上外延生成N-漂移区，掺杂浓度为1×1015cm-3，厚度为10μm，在外延层内扩散形成的P阱区4结深为3.5μm，采用高斯分布峰值浓度为2.5×1017cm-3，在P阱区内重掺杂形成P+阱区2结深为1.6μm，峰值浓度为3×1019cm-3，紧靠P阱上表面作成N+源区1结深为0.3μm，峰值浓度为1×1020cm-3，位于衬底上下表面分别覆盖一层氧化层6和金属3作为电极以及与氧化层紧密接触形成掺磷多晶硅栅5。
如图6所示，为200V的VDMOS器件的掺杂浓度分布曲线图。
如图7所示,分别为线性缓冲层对应的准静态雪崩曲线(1)、无缓冲层对应的准静态雪崩曲线(2)、最优的双缓冲层对应的准静态雪崩曲线(3)、10μm厚的单缓冲层对应的准静态雪崩曲线(4)。
根据图7可以看出，线性缓冲层结构使准静态雪崩曲线发生多次转折，这是因为由于缓冲层时浓度线性梯度分布，在进行耗尽的过程当中，电子浓度需要不断地等于本底浓度，产生逐级耗尽，这样一来控制住高低浓度，在理想的情况下使得各拐点所对应的电势相同，此时达到最高二次击穿电压值。
与双缓冲层结构的二次击穿电压值近似相等为122V，但明显优于无缓冲层(二次击穿电压增加了95V)和10μm单缓冲层结构(二次击穿电压增加了46V)，且寄生BJT开启电流将近是其它结构的2倍。经计算线性缓冲层结构比通态电阻比厚度为10μm的最优单缓冲层比通态电阻高0.11mΩ·cm2，但是比双缓冲层最优结构降低了0.44mΩ·cm2，比厚度为20μm的最优单缓冲层结构降低了0.14mΩ·cm2，所以线性缓冲层结构在抗SEB方面比无缓冲层以及其他缓冲层结构更有优势。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。
Claims (5)
1.一种抗辐射VDMOS器件的制备方法，其特征在于，包括：
提供高掺杂衬底；
在所述高掺杂衬底上外延第一低掺杂外延层；
在所述第一低掺杂外延层远离所述高掺杂衬底的一侧注入N次氢离子，并在每次注入氢离子后退火激活，在所述第一低掺杂外延层内形成自靠近所述高掺杂衬底一侧向远离所述高掺杂衬底一侧递减的掺杂浓度分布，其中，N≧3；
在所述第一低掺杂外延层上外延第二低掺杂外延层；
在所述第二低掺杂外延层远离所述第一低掺杂外延层一侧形成源极和栅极；
所述第一低掺杂外延层的厚度为10μm-20μm；
所述氢离子的掺杂浓度为8×1015cm-3到8×1017cm-3。
2.根据权利要求1所述的抗辐射VDMOS器件的制备方法，其特征在于，注入的所述氢离子能量为α，其中，0<α≦2MeV。
3.根据权利要求1所述的抗辐射VDMOS器件的制备方法，其特征在于，N≦10。
4.根据权利要求1所述的抗辐射VDMOS器件的制备方法，其特征在于，所述退火激活的温度为800℃-1000℃。
5.一种抗辐射VDMOS器件，其特征在于，包括：高掺杂衬底、设置在所述高掺杂衬底上的低掺杂外延层、设置在所述高掺杂衬底和所述低掺杂外延层之间的线性掺杂缓冲层，所述线性掺杂缓冲层中掺杂的离子为氢离子，所述氢离子的掺杂浓度自靠近所述高掺杂衬底至所述低掺杂外延层依次递减，所述线性掺杂缓冲层的厚度为10μm-20μm，所述氢离子的掺杂浓度为8×1015cm-3到8×1017cm-3。
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