CN114696978A - 一种上行数据处理系统 - Google Patents

Abstract

本公开涉及数据处理领域，尤其涉及一种上行数据处理系统，包括硬件加速器和处理器；所述硬件加速器，用于接收上行数据和所述处理器传输的参考信号位置信息，将根据所述上行数据和所述参考信号位置信息，生成的功率延时分布结果传输给所述处理器；所述处理器，用于将根据所述功率延时分布结果，生成的时延数据和滤波系数传输给所述硬件加速器；以及用于自生成解映射位置信息和所述参考信号位置信息传输给所述硬件加速器；所述硬件加速器，还用于根据所述上行数据、所述时延数据、滤波系数和所述解映射位置信息，生成传输比特。本公开用以解决高速端口物理层对上行数据处理时，硬件处理部分和软件处理部分数据交换造成的接口吞吐量压力大的问题。

Description

一种上行数据处理系统

技术领域

本公开涉及数据处理领域，尤其涉及一种上行数据处理系统。

背景技术

基于正交频分复用技术(Orthogonal Frequency Division Multiplexing，简称OFDM)的全新空口设计的全球性5G标准(5G New Radio，简称5G NR)的基站侧实现中，处理上行数据的高速端口物理层(High Port Physical Layer，简称High-PHY)部分是复杂度最高的部分。针对目前提出的处理架构，若将架构全部通过硬件芯片实现，则会影响灵活性，其主要原因在于协议演进和算法改进，例如信道估计中的部分计算持续改进的可能性很大，被固化在硬件芯片中会导致无法应对未来的更新需求。若将架构全部使用软件定义的无线电(Software Defined Radio，简称SDR)实现，则会对软件处理器产生巨大的要求，其主要原因是5G NR的数据处理量非常巨大，只采用数字信号处理(Digital SignalProcess，简称DSP)芯片等软件处理器，无法解决网络侧对全规格的复杂算法支撑。

发明内容

发明人发现，相关技术中，一种常用的方法，是将信道估计以及协议解析相关部分放在软件中实现，比较稳定的算法，例如比特级处理模块、多进多出技术(multiple-inmultiple out，简称MIMO)模块等，放在硬件加速器中实现。但是，因为5G NR的数据处理量非常巨大，如果信道估计输出的全部数据要从软件处理器传输给硬件芯片，以进行进一步的处理，将会对软硬件之间的接口吞吐量产生巨大的压力。

本公开提供了一种上行数据处理系统，用以解决高速端口物理层对上行数据处理时，硬件处理部分和软件处理部分数据交换造成的接口吞吐量压力大的问题。

第一方面，本公开实施例提供了一种上行数据处理系统，包括硬件加速器和处理器；所述硬件加速器，用于接收上行数据和所述处理器传输的参考信号位置信息，根据所述上行数据和所述参考信号位置信息，生成功率延时分布结果，并将所述功率延时分布结果传输给所述处理器；所述处理器，用于根据所述功率延时分布结果，生成时延数据和滤波系数，并将所述时延数据和所述滤波系数传输给所述硬件加速器；以及用于自生成解映射位置信息和所述参考信号位置信息，并将所述解映射位置信息和所述参考信号位置信息传输给所述硬件加速器；所述硬件加速器，还用于根据所述上行数据、所述时延数据、滤波系数和所述解映射位置信息，生成传输比特。

可选地，所述硬件加速器包括第一加速器、第二加速器、第三加速器和第四加速器；所述第一加速器，用于根据所述上行数据和所述参考信号位置信息，生成频偏估计后的信道估计结果和所述功率延时分布结果，并将所述频偏估计后的信道估计结果分别传输给所述第二加速器和所述第三加速器，将所述功率延时分布结果传输给所述处理器；所述第二加速器，用于根据所述时延数据和所述频偏估计后的信道估计结果，生成频偏纠正后的上行数据，并将所述频偏纠正后的上行数据传输给所述第四加速器；所述第三加速器，用于根据所述时延数据和所述滤波系数，生成第二插值结果和噪声自相关矩阵，并将所述第二插值结果和所述噪声自相关矩阵传输给第四加速器；所述第四加速器，用于根据所述解映射位置信息、所述频偏纠正后的上行数据、所述第二插值结果和所述噪声自相关矩阵，生成所述传输比特。

可选地，所述处理器包括存储器，所述存储器存储对应的计算机程序；所述处理器，用于执行所述存储器中所存储的程序，实现以下步骤：根据所述功率延时分布结果生成所述时延数据，并将所述时延数据传输给所述第二加速器和所述第三加速器，以及生成相关系数和多普勒扩展结果；根据所述相关系数和所述多普勒扩展结果，生成所述滤波系数，并将所述滤波系数传输给所述第三加速器；自生成所述解映射位置信息和所述参考信号位置信息，并将所述解映射位置信息和所述参考信号位置信息传输给所述硬件加速器。

可选地，所述滤波系数包括时域滤波系数和频域滤波系数；所述根据所述相关系数和所述多普勒扩展结果，生成所述滤波系数，并将所述滤波系数传输给所述第三加速器，包括：根据所述相关系数生成所述频域滤波系数，并将所述频域滤波系数传输给所述第三加速器；根据所述多普勒扩展结果生成所述时域滤波系数，并将所述时域滤波系数传输给所述第三加速器。

可选地，自生成所述解映射位置信息和所述参考信号位置信息，并将所述解映射位置信息和所述参考信号位置信息传输给所述硬件加速器，包括：自生成所述参考信号位置信息，并传输给所述第一加速器；自生成所述解映射位置信息，并传输给所述第四加速器。

可选地，所述第一加速器包括参考信号提取模块、参考信号本地序列生成模块、信道估计模块、频偏估计模块和功率延时分布计算模块；所述参考信号提取模块，用于根据所述上行数据和所述参考信号位置信息，提取参考信号数据，将所述参考信号数据传输给所述信道估计模块；所述参考信号本地序列生成模块，用于自生成参考信号的本地序列，并将所述本地序列传输给所述信道估计模块；所述信道估计模块，用于根据所述参考信号数据和所述本地序列，生成信道估计结果，并将所述信道估计结果传输给所述频偏估计模块；所述频偏估计模块，用于根据所述信道估计结果进行频偏估计，生成频偏估计结果，并将所述频偏估计结果传输给所述第二加速器，以及将频偏估计后的信道估计结果分别传输给所述功率延时分布计算模块和第三加速器；所述功率延时分布计算模块，用于根据所述频偏估计后的信道估计结果，生成功率延时分布结果，并将所述功率延时分布结果传输给所述测量模块。

可选地，所述第三加速器包括频域滤波模块、时域滤波模块、频域插值模块、时域插值模块和噪声自相关矩阵计算模块；所述频域滤波模块，用于根据所述频偏估计后的信道估计结果、所述时延数据和所述频域滤波系数，生成第一滤波结果，并将所述第一滤波结果传输给所述时域滤波模块；所述时域滤波模块，用于根据所述第一滤波结果和所述时域滤波系数，生成第二滤波结果，并将所述第二滤波结果分别传输给所述频域插值模块和所述噪声自相关矩阵计算模块；所述频域插值模块，用于根据所述第二滤波结果完成频域插值，生成第一插值结果，并将所述第一插值结果传输给所述时域插值模块；所述时域插值模块，用于根据所述第一插值结果完成时域插值，生成第二插值结果，并将所述第二插值结果传输给所述第四加速器；所述噪声自相关矩阵计算模块，用于根据所述第二滤波结果，生成所述噪声自相关矩阵，并将所述噪声自相关矩阵传输给所述第四加速器。

可选地，所述第四加速器包括解映射模块、均衡模块、解调模块和比特级处理模块；所述解映射模块，用于根据所述频偏纠正后的上行数据、所述第二插值结果和所述解映射位置信息，生成解映射后的数据，并将所述解映射后的数据传输给所述均衡模块；所述均衡模块，用于根据所述解映射后的数据和所述噪声自相关矩阵，生成均衡的多层数据，并将所述均衡的多层数据传输给所述解调模块；所述解调模块，用于根据所述均衡的多层数据，生成解调数据，并将所述解调数据传输给所述比特级处理模块；所述比特级处理模块，用于根据所述解调数据，生成所述的传输比特。

可选地，所述处理器为数字信号处理芯片。

可选地，所述硬件加速器为现场可编程逻辑门阵列集成电路。

本公开实施例提供的上述技术方案与相关技术相比具有如下优点：本公开实施例提供的该系统，将处理上行数据的High-PHY部分的处理架构进行了重新划分。重新划分的处理架构，硬件加速器和实现软件算法的处理器之间，需要传输的数据仅包括功率延时分布结果、时延数据、滤波系数、解映射位置信息和所述参考信号位置信息，不再需要上行数据或者信道估计输出的全部数据，在硬件加速器和处理器之间进行传输，大大降低了硬件加速器和处理器之间接口的数据传输压力，进一步增强High-PHY部分处理数据的能力。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。

为了更清楚地说明本发明实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本公开实施例中提供的上行数据处理系统结构连接示意图一；

图2为本公开实施例中提供的硬件加速器内部结构连接示意图；

图3为本公开实施例中提供的处理器内部结构连接示意图；

图4为本公开实施例中提供的系数计算模块内部结构连接示意图；

图5为本公开实施例中提供的位置信息生成模块内部结构连接示意图；

图6为本公开实施例中提供的第一加速器内部结构连接示意图；

图7为本公开实施例中提供的第三加速器内部结构连接示意图；

图8为本公开实施例中提供的第四加速器内部结构连接示意图；

图9为本公开实施例中提供的上行数据处理系统结构连接示意图二。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

本公开实施例中提供的上行数据处理系统，重新划分了High-PHY部分的处理架构。该上行数据处理系统应用于5G NR基站侧的High-PHY部分，对上行数据进行解调处理后获得传输比特，该系统新的处理架构减小了硬件加速器和处理器之间接口的压力，增强High-PHY部分的数据处理能力。

一个实施例中，如图1所示，上行数据处理系统包括硬件加速器101和处理器102。硬件加速器101以固化的形式实现固定的计算过程该硬件加速器101中的计算方式一旦固化，将无法再进行修改；处理器102通过软件算法实现计算的过程，该处理器102中保存的软件算法可以根据实际情况和需要进行修改。

本实施例中，硬件加速器101，用于接收上行数据和处理器102传输的参考信号位置信息，根据上行数据和参考信号位置信息，生成功率延时分布(Power Delay Profile，简称PDP)结果，并将功率延时分布结果传输给处理器102。

处理器102，用于根据功率延时分布结果，生成时延(Timing Delay，简称TD)数据和滤波系数，并将时延数据和滤波系数传输给硬件加速器101；以及用于自生成解映射位置信息和参考信号(Reference Signal，简称RS)位置信息，并将解映射位置信息和参考信号位置信息传输给硬件加速器101。

硬件加速器101，还用于根据上行数据、时延数据、滤波系数和解映射位置信息，生成传输比特。

本实施例中，上行数据为IQ数据，I指的是同相(in-phase)，Q指的是正交(quadrature)，IQ数据是由两路正交信号形成的通信数据。

本实施例中，硬件加速器101用于接收数量庞大的上行数据，并在硬件加速器中完成对于上行数据的大部分处理，与处理器之间交互的数据仅包括功率延时分布结果、时延数据、滤波系数、解映射位置信息和所述参考信号位置信息，这些数据的数据量都较小，大大降低了硬件加速器和处理器之间接口的数据传输压力。同时，对功率延时分布结果进行处理生成时延数据和滤波系数的过程，以及解映射位置信息和参考信号位置信息自生成的过程，计算方法较为灵活，放在处理器中通过软件算法进行计算，便于后续计算方法的更新。

本实施例中，比特是计算机中数据的最小单位，一个“比特”拥有一个值，包括0或1。传输比特指的就是以比特形式进行传输的数据。

一个实施例中，如图2所示，硬件加速器101包括第一加速器1011、第二加速器1012、第三加速器1013和第四加速器1014。

第一加速器1011，用于根据上行数据和参考信号位置信息，生成频偏估计后的信道估计结果和功率延时分布结果，并将频偏估计后的信道估计结果分别传输给第二加速器1012和第三加速器1013，将功率延时分布结果传输给处理器102。

第二加速器1012，用于根据时延数据和频偏估计后的信道估计结果，生成频偏纠正后的上行数据，并将频偏纠正后的上行数据传输给第四加速器1014。

第三加速器1013，用于根据时延数据和滤波系数，生成第二插值结果和噪声自相关矩阵，并将第二插值结果和噪声自相关矩阵传输给第四加速器1014。

第四加速器1014，用于根据解映射位置信息、频偏纠正后的上行数据、第二插值结果和噪声自相关矩阵，生成传输比特。

一个实施例中，处理器102包括存储器，存储器存储对应的计算机程序。处理器用于执行存储器中所存储的程序，实现以下步骤：

根据功率延时分布结果生成时延数据，并将时延数据传输给第二加速器1012和第三加速器1013，以及生成相关系数和多普勒扩展结果；

根据相关系数和多普勒扩展结果，生成滤波系数，并将滤波系数传输给第三加速器1013；

自生成解映射位置信息和参考信号位置信息，并将解映射位置信息和参考信号位置信息传输给硬件加速器101。

一个实施例中，处理器执行存储器中的计算机程序时，对处理器进行功能性划分，如图3所示，处理器102包括测量模块1021、系数计算模块1022和位置信息生成模块1023；

测量模块1021，用于根据功率延时分布结果生成时延数据，并将时延数据传输给第二加速器1012和第三加速器1013，以及用于生成相关系数和多普勒扩展结果，并将相关系数和多普勒扩展结果传输给系数计算模块1022。

系数计算模块1022，用于根据相关系数和多普勒扩展结果，生成滤波系数，并将滤波系数传输给第三加速器1013。

位置信息生成模块1023，用于自生成解映射位置信息和参考信号位置信息，并将解映射位置信息和参考信号位置信息传输给硬件加速器101。

一个实施例中，滤波系数包括时域滤波系数和频域滤波系数。根据相关系数和多普勒扩展结果，生成滤波系数，并将滤波系数传输给第三加速器，具体过程如下：根据相关系数生成频域滤波系数，并将频域滤波系数传输给第三加速器1013；根据多普勒扩展结果生成时域滤波系数，并将时域滤波系数传输给第三加速器1013。

同理，根据该部分内容对处理器再次进行功能性划分，如图4所示，系数计算模块1022包括频域系数计算模块1022-1和时域系数计算模块1022-2；滤波系数包括时域滤波系数和频域滤波系数。

频域系数计算模块1022-1，用于根据相关系数生成频域滤波系数，并将频域滤波系数传输给第三加速器1013。

时域系数计算模块1022-2，用于根据多普勒扩展结果生成时域滤波系数，并将时域滤波系数传输给第三加速器1013。

一个实施例中，自生成解映射位置信息和参考信号位置信息，并将解映射位置信息和参考信号位置信息传输给硬件加速器，具体过程如下：自生成参考信号位置信息，并传输给第一加速器1011；自生成解映射位置信息，并传输给第四加速器1014。

同理，根据该部分内容对处理器再次进行功能性划分，如图5所示，位置信息生成模块1023包括参考信号位置计算模块1023-1和解映射位置计算模块1023-2；

参考信号位置计算模块1023-1，用于自生成参考信号位置信息，并传输给第一加速器1011。

解映射位置计算模块1023-2，用于自生成解映射位置信息，并传输给第四加速器1014。

一个实施例中，如图6所示，第一加速器1011包括参考信号提取模块1011-1、参考信号本地序列生成模块1011-2、信道估计模块1011-3、频偏估计模块1011-4和功率延时分布计算模块1011-5；

参考信号提取模块1011-1，用于根据上行数据和参考信号位置信息，提取参考信号数据，将参考信号数据传输给信道估计模块1011-3；

参考信号本地序列生成模块1011-2，用于自生成参考信号的本地序列，并将本地序列传输给信道估计模块1011-3；

信道估计模块1011-3，用于根据参考信号数据和本地序列，生成信道估计结果，并将信道估计结果传输给频偏估计模块1011-4；

频偏估计模块1011-4，用于根据信道估计结果进行频偏估计，生成频偏估计结果，并将频偏估计结果传输给第二加速器1012，以及将频偏估计后的信道估计结果分别传输给功率延时分布计算模块1011-5和第三加速器1013；

功率延时分布计算模块1011-5，用于根据频偏估计后的信道估计结果，生成功率延时分布结果，并将功率延时分布结果传输给测量模块1021。

一个实施例中，如图7所示，第三加速器1013包括频域滤波模块1013-1、时域滤波模块1013-2、频域插值模块1013-4、时域插值模块1013-5和噪声自相关矩阵计算模块1013-3；

频域滤波模块1013-1，用于根据频偏估计后的信道估计结果、时延数据和频域滤波系数，生成第一滤波结果，并将第一滤波结果传输给时域滤波模块1013-2；

时域滤波模块1013-2，用于根据第一滤波结果和时域滤波系数，生成第二滤波结果，并将第二滤波结果分别传输给频域插值模块1013-4和噪声自相关矩阵计算模块1013-3；

频域插值模块1013-4，用于根据第二滤波结果完成频域插值，生成第一插值结果，并将第一插值结果传输给时域插值模块1013-5；

时域插值模块1013-5，用于根据第一插值结果完成时域插值，生成第二插值结果，并将第二插值结果传输给第四加速器；

噪声自相关矩阵计算模块1013-3，用于根据第二滤波结果，生成噪声自相关矩阵，并将噪声自相关矩阵传输给第四加速器。

一个实施例中，如图8所示，第四加速器1014包括解映射模块1014-1、均衡模块1014-2、解调模块1014-3和比特级处理模块1014-4；

解映射模块1014-1，用于根据频偏纠正后的上行数据、第二插值结果和解映射位置信息，生成解映射后的数据，并将解映射后的数据传输给均衡模块1014-2；

均衡模块1014-2，用于根据解映射后的数据和噪声自相关矩阵，生成均衡的多层数据，并将均衡的多层数据传输给解调模块1014-3；

解调模块1014-3，用于根据均衡的多层数据，生成解调数据，并将解调数据传输给比特级处理模块1014-4；

比特级处理模块1014-4，用于根据解调数据，生成传输比特。

一个实施例中，如图9所示，第四加速器还包括译码器1014-5。译码器1014-5接收比特级处理模块1014-4传输的传输比特，将该传输比特进行译码处理后，传输给处理器102。

本实施例中，处理器103包括家庭应用程序接口(Family ApplicationProgramming Interface，简称FAPI接口)1024。FAPI接口1024用于将译码处理后的传输比特打包成FAPI数据传输出去，以完成基站侧其他处理过程。

一个实施例中，处理器102为数字信号处理(Digital Signal Process，简称DSP)芯片。也可以根据实际情况和需要以其他形式实现处理器102，本公开的保护范围不以处理器的具体实现形式为限制。

一个实施例中，硬件加速器101为现场可编程逻辑门阵列(Field ProgrammableGate Array，简称FPGA)集成电路。也可以根据实际情况和需要以其他形式实现硬件加速器101，本公开的保护范围不以硬件加速器的具体实现形式为限制。

一个实施例中，信道估计为根据最小二乘(Least Squares，简称LS)准则的信道估计方法。

一个实施例中，该上行数据处理系统在处理上行数据时，硬件加速器101的处理数据的过程中，包含的各个加速器是由处理器102调度完成的。具体过程如下：

第一加速器1011主要实现的是每个用户的LS信道估计。由于LS信道估计是在RS符号间独立实现的，所以每个RS符号到来后即可以启动当前符号的处理。处理器102对每个用户的RS符号进行识别，当确定当前RS符号是待处理用户的RS符号，立刻配置该用户的第一加速器1011参数并发送启动信号给第一加速器1011，第一加速器1011将启动工作。如果生成启动信号时处理器102发现当前RS符号是本时隙该用户最后一个RS符号，也应当通过配置参数告知第一加速器1011。

第一加速器1011将请求的待处理任务以队列形式保存，当每次请求的任务处理完成，如果不是该用户本时隙最后一个RS符号，则不需要以完成中断的方式通知处理器102。如果识别当前任务是用户本时隙最后一个RS符号，第一加速器1011将执行PDP合并操作生成PDP结果，并完成后发送第一加速器1011完成中断给处理器102，在返回参数中附带该完成任务对应的用户号。

第二加速器1012完成对用户数据部分进行频偏纠正。由于频偏估计需要在所有RS符号的LS信道估计完成后才能进行，所以处理器102在当前用户最后一个RS符号的第一加速器1011任务完成，收到第一加速器1011完成中断时，生成启动信号并发送给第二加速器1012，以启动第二加速器1012。

第二加速器1012的频偏纠正包括RS部分频偏纠正和上行数据部分频偏纠正。对上行数据部分的纠偏处理时间会比较长，且后续信道估计并不依赖于该纠偏后的上行数据，所以上行数据部分频偏纠正的处理时间允许拖后。第二加速器1012先完成RS部分频偏纠正后，发送第二加速器1012的半完成中断给处理器102，以使处理器102启动第三加速器1013。而上行数据部分频偏纠正与第三加速器1013处理过程没有直接的时序关系。上行数据部分频偏纠正完成后，第四加速器1014才能启动工作，因此上行数据部分频偏纠正完成后，第二加速器1012才会给处理器102发送完成中断，以启动第四加速器1014。

第三加速器1013主要通过滤波完成信道估计的噪声抑制。主要步骤包括时域信道去噪、纠时偏、RS位置频域滤波抑噪、RS位置时域滤波抑噪、数据位置频域插值、数据位置时域插值和噪声自相关矩阵计算，其中，噪声自相关矩阵又称为噪声协方差矩阵。

第三加速器1013需要在处理器102完成滤波系数计算后才能启动。滤波系数由处理器102配置给第三加速器1013，这部分是信道估计中计算量最大的部分。第三加速器1013将输出在时域和频域分别进行滤波和插值的第二插值结果和噪声自相关矩阵。完成后会发送第三加速器1013的完成中断给处理器102。

第四加速器1014包括了解映射模块1014-1、均衡模块1014-2、解调模块1014-3和比特级处理模块1014-4等几个模块，串行连接，第四加速器1014内部各模块的工作不再需要处理器102参与调度。其中解映射模块1014-1需要处理器102配置启动参数。参数配置好后，如果处理器102确认接收到当前用户的第三加速器1013的完成中断，并且第二加速器1012的完成中断也已收到，则生成启动信号并传输给第四加速器1014，以启动第四加速器1014。当第四加速器1014处理过程结束后，生成第四加速器1014的完成中断标志并传输给处理器102，此时，处理器102可以进行FAPI接口的数据打包与发送。

本公开提供的上行数据处理系统，将处理上行数据的High-PHY部分的处理架构进行了重新划分。重新划分的处理架构，硬件加速器和实现软件算法的处理器之间，需要传输的数据仅包括功率延时分布结果、时延数据、滤波系数、解映射位置信息和所述参考信号位置信息，不再需要上行数据或者信道估计输出的全部数据，在硬件加速器和处理器之间进行传输，大大降低了硬件加速器和处理器之间接口的数据传输压力。同时，对功率延时分布结果进行处理生成时延数据和滤波系数的过程，以及解映射位置信息和参考信号位置信息自生成的过程，计算方法较为灵活，放在处理器中通过软件算法进行计算，便于后续计算方法的更新。由此，增强了High-PHY部分处理上行数据的能力。

需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种上行数据处理系统，其特征在于，包括硬件加速器和处理器；

所述硬件加速器，用于接收上行数据和所述处理器传输的参考信号位置信息，根据所述上行数据和所述参考信号位置信息，生成功率延时分布结果，并将所述功率延时分布结果传输给所述处理器；

所述处理器，用于根据所述功率延时分布结果，生成时延数据和滤波系数，并将所述时延数据和所述滤波系数传输给所述硬件加速器；以及用于自生成解映射位置信息和所述参考信号位置信息，并将所述解映射位置信息和所述参考信号位置信息传输给所述硬件加速器；

所述硬件加速器，还用于根据所述上行数据、所述时延数据、滤波系数和所述解映射位置信息，生成传输比特。

2.根据权利要求1所述的上行数据处理系统，其特征在于，所述硬件加速器包括第一加速器、第二加速器、第三加速器和第四加速器；

所述第一加速器，用于根据所述上行数据和所述参考信号位置信息，生成频偏估计后的信道估计结果和所述功率延时分布结果，并将所述频偏估计后的信道估计结果分别传输给所述第二加速器和所述第三加速器，将所述功率延时分布结果传输给所述处理器；

所述第二加速器，用于根据所述时延数据和所述频偏估计后的信道估计结果，生成频偏纠正后的上行数据，并将所述频偏纠正后的上行数据传输给所述第四加速器；

所述第三加速器，用于根据所述时延数据和所述滤波系数，生成第二插值结果和噪声自相关矩阵，并将所述第二插值结果和所述噪声自相关矩阵传输给第四加速器；

所述第四加速器，用于根据所述解映射位置信息、所述频偏纠正后的上行数据、所述第二插值结果和所述噪声自相关矩阵，生成所述传输比特。

3.根据权利要求2所述的上行数据处理系统，其特征在于，所述处理器包括存储器，所述存储器存储对应的计算机程序；

所述处理器，用于执行所述存储器中所存储的程序，实现以下步骤：

根据所述功率延时分布结果生成所述时延数据，并将所述时延数据传输给所述第二加速器和所述第三加速器，以及生成相关系数和多普勒扩展结果；

根据所述相关系数和所述多普勒扩展结果，生成所述滤波系数，并将所述滤波系数传输给所述第三加速器；

自生成所述解映射位置信息和所述参考信号位置信息，并将所述解映射位置信息和所述参考信号位置信息传输给所述硬件加速器。

4.根据权利要求3所述的上行数据处理系统，其特征在于，所述滤波系数包括时域滤波系数和频域滤波系数；

所述根据所述相关系数和所述多普勒扩展结果，生成所述滤波系数，并将所述滤波系数传输给所述第三加速器，包括：

根据所述相关系数生成所述频域滤波系数，并将所述频域滤波系数传输给所述第三加速器；

根据所述多普勒扩展结果生成所述时域滤波系数，并将所述时域滤波系数传输给所述第三加速器。

5.根据权利要求4所述的上行数据处理系统，其特征在于，自生成所述解映射位置信息和所述参考信号位置信息，并将所述解映射位置信息和所述参考信号位置信息传输给所述硬件加速器，包括：

自生成所述参考信号位置信息，并传输给所述第一加速器；

自生成所述解映射位置信息，并传输给所述第四加速器。

6.根据权利要求5所述的上行数据处理系统，其特征在于，所述第一加速器包括参考信号提取模块、参考信号本地序列生成模块、信道估计模块、频偏估计模块和功率延时分布计算模块；

所述参考信号提取模块，用于根据所述上行数据和所述参考信号位置信息，提取参考信号数据，将所述参考信号数据传输给所述信道估计模块；

所述参考信号本地序列生成模块，用于自生成参考信号的本地序列，并将所述本地序列传输给所述信道估计模块；

所述信道估计模块，用于根据所述参考信号数据和所述本地序列，生成信道估计结果，并将所述信道估计结果传输给所述频偏估计模块；

所述频偏估计模块，用于根据所述信道估计结果进行频偏估计，生成频偏估计结果，并将所述频偏估计结果传输给所述第二加速器，以及将频偏估计后的信道估计结果分别传输给所述功率延时分布计算模块和第三加速器；

所述功率延时分布计算模块，用于根据所述频偏估计后的信道估计结果，生成功率延时分布结果，并将所述功率延时分布结果传输给所述测量模块。

7.根据权利要求5所述的上行数据处理系统，其特征在于，所述第三加速器包括频域滤波模块、时域滤波模块、频域插值模块、时域插值模块和噪声自相关矩阵计算模块；

所述频域滤波模块，用于根据所述频偏估计后的信道估计结果、所述时延数据和所述频域滤波系数，生成第一滤波结果，并将所述第一滤波结果传输给所述时域滤波模块；

所述时域滤波模块，用于根据所述第一滤波结果和所述时域滤波系数，生成第二滤波结果，并将所述第二滤波结果分别传输给所述频域插值模块和所述噪声自相关矩阵计算模块；

所述频域插值模块，用于根据所述第二滤波结果完成频域插值，生成第一插值结果，并将所述第一插值结果传输给所述时域插值模块；

所述时域插值模块，用于根据所述第一插值结果完成时域插值，生成第二插值结果，并将所述第二插值结果传输给所述第四加速器；

所述噪声自相关矩阵计算模块，用于根据所述第二滤波结果，生成所述噪声自相关矩阵，并将所述噪声自相关矩阵传输给所述第四加速器。

8.根据权利要求5所述的上行数据处理系统，其特征在于，所述第四加速器包括解映射模块、均衡模块、解调模块和比特级处理模块；

所述解映射模块，用于根据所述频偏纠正后的上行数据、所述第二插值结果和所述解映射位置信息，生成解映射后的数据，并将所述解映射后的数据传输给所述均衡模块；

所述均衡模块，用于根据所述解映射后的数据和所述噪声自相关矩阵，生成均衡的多层数据，并将所述均衡的多层数据传输给所述解调模块；

所述解调模块，用于根据所述均衡的多层数据，生成解调数据，并将所述解调数据传输给所述比特级处理模块；

所述比特级处理模块，用于根据所述解调数据，生成所述传输比特。

9.根据权利要求1至8任一项所述的上行数据处理系统，其特征在于，所述处理器为数字信号处理芯片。

10.根据权利要求1至8任一项所述的上行数据处理系统，其特征在于，所述硬件加速器为现场可编程逻辑门阵列集成电路。

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