CN114695550A - 一种FinFET结构及其形成方法 - Google Patents
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Abstract
本发明涉及半导体技术领域，具体公开了一种鳍片蚀刻均匀化且可改善鳍蚀刻负载的FinFET结构形成方法，包括S1：在硅衬底上进行阱区离子注入；S2：在硅衬底上依次外延生长形成阻挡层和Si外延层；S3：在Si外延层上形成硬掩模层；S4：以硬掩模层为掩模在Si外延层上进行鳍蚀刻，形成多个鳍片，相邻鳍片之间具有鳍凹槽，鳍蚀刻至阻挡层的表面后减缓蚀刻速率或停止蚀刻；S5：在鳍蚀刻后裸露的阻挡层以及鳍凹槽上形成填充层。本发明还公开了一种由上述形成方法获得的FinFET结构。上述FinFET结构及其形成方法通过在硅衬底上设置阻挡层，使得鳍蚀刻均匀的在阻挡层上停止，从而获得了具有蚀刻阻挡层的均匀鳍片结构。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种改善鳍蚀刻负载的FinFET结构及其形成方法。
背景技术
鳍式场效应晶体管(Fin Field-Effect Transistor，简称FinFET)是一种互补式金氧半导体晶体管，在FinFET的架构中，闸门成类似鱼鳍的叉状3D架构，可于电路的两侧控制电路的接通与断开，以改善电路控制并减少漏电流，缩短晶体管的闸长。其中，鳍蚀刻是FinFET工艺中的关键步骤，决定了FinFET品质的优劣。
随着FinFET的半导体器件尺寸逐渐减少，维持整个衬底中鳍片底部结构保持一致的宽度、深度或横截面将面临更高的挑战。具体地，当鳍片的结构之间的间距不一致时，受图案密度的影响，其负载效应变成更明显的问题。作为示例，FinFET的半导体器件中，其鳍结构的密度分布存在不一致，存在鳍片稀疏区域和密集区域。在鳍片的密集区域中，因为刻蚀负载较小，蚀刻速率大，刻蚀深度比较深；反之，在鳍片的稀疏区域中，因为刻蚀负载较大，蚀刻速率慢，刻蚀深度比较浅。换而言之，在相同的刻蚀条件下，因为芯片表面不同区域鳍片密度不一致，容易出现鳍片刻蚀深度不一，导致鳍片的结构形态均一性较差，严重影响器件的性能。
发明内容
基于此，有必要针对鳍片均匀性较差以及鳍片形态结构受鳍蚀刻负载影响较大的技术问题，提供一种鳍片蚀刻均匀化且可改善鳍蚀刻负载的FinFET结构及其形成方法。
一种FinFET结构，该FinFET结构包括硅衬底，设于所述硅衬底顶面用于减缓或阻止蚀刻的阻挡层以及形成于所述阻挡层且间隔设置的多个鳍片，所述阻挡层的表面与相邻两个所述鳍片的壁面围成鳍凹槽，所述阻挡层表面及所述鳍凹槽内设有填充层。
在其中一个实施例中，各所述鳍凹槽的底部的高度差值介于0～5nm之间。
在其中一个实施例中，所述鳍凹槽的底部呈圆弧状、平面状或折线状中的至少一种。
在其中一个实施例中，所述阻挡层与所述鳍片的蚀刻选择比不小于2。
在其中一个实施例中，所述阻挡层为锗硅化合物、硅碳化合物或III-V化合物中的至少一种。
在其中一个实施例中，所述阻挡层为锗硅化合物SixGey，x、y的值满足0<x<0.95，0.05≤y<1；优选地，所述x、y满足0.25<x<0.8，0.2≤y<0.75。
在其中一个实施例中，所述阻挡层的厚度为t，1nm≤t≤50nm。
本发明还公开了一种FinFET结构的形成方法，该形成方法包括以下步骤：
步骤S1：在硅衬底上进行阱区离子注入；
步骤S2：在所述硅衬底上依次外延生长形成用于减缓或阻止蚀刻的阻挡层和Si外延层；
步骤S3：在所述Si外延层上形成硬掩模层；
步骤S4：以所述硬掩模层为掩模在所述Si外延层上进行鳍蚀刻，形成多个鳍片，相邻鳍片之间具有鳍凹槽，鳍蚀刻至所述阻挡层的表面后减缓蚀刻速率或停止蚀刻；
步骤S5：在鳍蚀刻后裸露的阻挡层以及所述鳍凹槽上形成填充层。
在其中一个实施例中，所述步骤S4中，鳍蚀刻采用含有氢基等离子、氯基等离子和氟基等离子体中至少一种的干法蚀刻。
在其中一个实施例中，所述填充层通过浅沟道隔离工艺设置于所述阻挡层及所述鳍凹槽内。
实施本发明的FinFET结构及其形成方法，通过在硅衬底上设置用于减缓或阻止蚀刻的阻挡层，可以阻挡鳍蚀刻的进一步侵蚀，从而使得鳍蚀刻均匀的在阻挡层上停止，这样一来，经鳍蚀刻形成的各鳍片的鳍凹槽底部均位于同一高度上，各鳍片形态结构相同，均匀性较好，削弱了鳍蚀刻负载对鳍片的临界尺寸、形状偏移倾斜或密度等产生的影响，改善了鳍蚀刻加工效果，进而提高了FinFET结构的稳定性及可靠性。
附图说明
图1为本发明的一个实施例中FinFET结构的示意图；
图2为本发明的一个实施例中FinFET结构的形成方法的流程图；
图3为本发明的FinFET结构在第一形成阶段的结构示意图；
图4为本发明的FinFET结构在第二形成阶段的结构示意图；
图5为本发明的FinFET结构在第三形成阶段的结构示意图；
图6为本发明的FinFET结构在第四形成阶段的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。
请参阅图1，本发明公开了一种鳍片蚀刻均匀化且可改善鳍蚀刻负载的FinFET结构，该FinFET结构包括硅衬底100，设于硅衬底100顶面用于减缓或阻止蚀刻的阻挡层200以及形成于阻挡层200且间隔设置的多个鳍片300，阻挡层200的表面与相邻两个鳍片300的壁面围成鳍凹槽400，各鳍凹槽400的底部的高度差值介于0～5nm之间，也就是说，阻挡层200的表面形成了鳍凹槽400的底部，各鳍片300的根部高度基本一致，以削弱或消除鳍凹槽400的底部位置的偏移问题，使得鳍片300的临界尺寸一致。即使在鳍片300设置密度发生变化的情况下，阻挡层200上各鳍凹槽400两侧鳍片300仍受力均匀，避免了因鳍片300受力不均造成的鳍片300偏移折弯问题的发生，鳍片300在鳍蚀刻负载的作用下不会产生倾斜、折弯或断裂脱落等问题。实际生产中，根据加工工艺及加工条件的不同，鳍凹槽400的底部呈圆弧状、平面状或折线状中的至少一种。阻挡层200表面及鳍凹槽400内设有填充层500，优选的，填充层500的材料为氧化硅。
需要说明的是，传统的FinFET结构在硅晶圆衬底上直接外延生长出硅外延层，并在该硅外延层上设置硬掩模以进行鳍蚀刻形成鳍片300，此种FinFET结构的成型过程中，在鳍蚀刻时间一定的情况下，易受鳍蚀刻负载影响进而在硅晶圆衬底蚀刻出凹凸不平的鳍凹槽底部，进而影响FinFET结构性能。本发明中在硅衬底100与硅外延层之间设置了阻挡层200，以阻止鳍蚀刻侵入硅衬底100，提升鳍片300质量。
一实施例中，阻挡层200与鳍片300的蚀刻选择比不小于2。具体的，当阻挡层200和鳍片300的蚀刻选择比满足大于或等于2时，有利于对鳍片300的形态进行设计调整，从而削弱鳍片300负载效应的影响，以保证鳍片300形态结构的稳定性。
在本发明中，阻挡层200需要满足两点，一是在蚀刻过程中，与鳍片材料具有高选择比；二是阻挡层200容易形成于衬底与鳍片之间，且不影响器件的性能。因此，一实施例中，阻挡层200材料可以为硅锗化合物SixGey、硅碳化合物或III-V化合物中的至少一种。硅锗化合物、硅碳化合物或III-V化合物(比如氮铝化合物、氮镓化合物等)与硅具有良好的蚀刻选择比，且二者可以相互以晶格方式外延生长，同时不会影响器件性能，比如造成漏电。优选的，阻挡层200为硅锗化合物SixGey，以作为鳍片蚀刻过程中的阻挡层。所述锗硅化合物与硅材料的特性较为相近，且更容易通过锗和硅的含量比例控制锗硅化合物的性能，以满足上述要求。更进一步的，一实施例中，当阻挡层200为硅锗化合物SixGey时，x、y的值满足0<x<0.95，0.05≤y<1。优选的，x、y满足0.25<x<0.8，0.2≤y<0.75。如若硅锗化合物SixGey中，硅的含量过高，容易造成阻挡层200和阻挡层200上方的硅层二者之间的刻蚀选择比太低，导致硅锗阻挡层无法达到刻蚀停止层作用；但是，如若硅锗化合物中硅的含量过低，外延工艺比较困难，容易产生缺陷影响阻挡层上方硅层的质量。优选的，硅锗化合物SixGey选自Si0.25Ge0.75、Si0.5Ge0.5、Si0.67Ge0.33中的一种或多种。
一实施例中，约定阻挡层200的厚度为t，t满足：1nm≤t≤50nm。优选的，阻挡层200的厚度t满足，5nm≤t≤30nm。如若阻挡层200厚度过低，容易出现蚀刻直接贯穿阻挡层200的情况，导致阻挡层200失效，因为晶圆设计过程中，无法保证晶圆的均一性甚至本发明中硅层的均匀性；如若厚度太厚，增加硅层外延工艺的难度和成本。下面以Si0.5Ge0.5举例对由硅锗化合物构成的阻挡层200设置的理论依据进行阐述。
需要说明的是，通过将Si和SiGe分别放置在氢基等离子体中，并对二者的临界尺寸进行记录可以发现，随着Si和SiGe在氢气中放置时间的延长，Si的吸光度与SiGe的吸光度将呈现出不同的变化趋势。具体地，在氢基等离子体中，Ge的氢脱附活化能低于Si，也就是说，氢原子与Ge反应形成氢化锗GeHx的几率较小，因此能降低对SiGe的蚀刻速率，即SiGe和Si具有良好的蚀刻选择比；进一步的，对氢基等离子体中Si的临界尺寸和SiGe的临界尺寸进行对比可以发现，在氢基等离子体中Si的临界尺寸小于SiGe的临界尺寸，Si的鳍凹槽深度大于SiGe的鳍凹槽深度，如此，通过调节鳍蚀刻时氢基等离子体的设置时长，可以达到反转Si对SiGe选择性的目的，从而使得鳍蚀刻在到达阻挡层200时即蚀刻速率减缓或蚀刻停止，以保证鳍片300形成的鳍凹槽400底部高度的一致性，即提升鳍片蚀刻的均匀性。
一实施例中，鳍片300的壁面底部呈凹弧面状结构，即鳍片300底部的尺寸大于鳍片300上部的尺寸，避免鳍片300受鳍蚀刻负载影响而断裂问题的发生，以保证鳍片300的稳定性。
请一并参阅图1至图6，本发明还公开了一种FinFET结构的形成方法，包括以下步骤：
步骤S1：在硅衬底100上进行阱区离子注入。
具体的，请参阅图3，在FinFET结构的第一形成阶段中，以硅晶圆为衬底，通过电场对等离子体进行加速，利用磁场使等离子体的运动方向改变，这样就可以控制等离子体以一定的能量进入到硅晶圆的内部，达到掺杂的目的。
步骤S2：在硅衬底100上依次外延生长形成用于减缓或阻止蚀刻的阻挡层200和Si外延层600。
具体的，请参阅图4，在FinFET结构的第二形成阶段中，在硅衬底100，即硅晶圆上生长异质外延层，该外延生长时的反应气体选用含Ge和C的气体锗烷(GeH4)和甲基硅烷(SiH3CH3)，以便于形成锗硅化合物的阻挡层200。在锗硅化合物阻挡层200形成后，在该阻挡层200的基础上进一步异质外延生长，形成Si外延层600，Si外延层600也作为鳍蚀刻作业的蚀刻层。该Si外延层600为纯净度更高的本征硅，用以提高硅晶圆的品质，形成Si外延层600的反应气体主要采用硅烷(SiH4)，二氯硅烷(SiH2Cl2)或三氯硅烷(SiHCl3)等。
步骤S3：在Si外延层600上形成硬掩模层700。
需要说明的是，本实施例的硬掩模层700包括间次设置在Si外延层600上的多个硬掩模，硬掩模的间隔依据预定的鳍片300间隔进行设定。其中，硬掩模层的形成方法可以选自SADP自对准双重曝光、SAQP自对准四重曝光以及EUV直接光刻等。其中，自对准双重曝光过程为，在Si外延层上方依次形成心轴、以及心轴侧壁上形成的间隔物，并通过移除心轴后，使用间隔物来定义所需的硬掩模层700。
具体的，请参阅图5，在FinFET结构的第三形成阶段中，采用鳍片300图形化工艺将硬掩模间次设置在Si外延层600的顶部，便于在鳍蚀刻作业中作为掩模，以利于在相邻两个掩模之间进行蚀刻，进而形成鳍片300。优选的，硬掩模的材料为SiO2、SiN、SiC、SiCN、SiOCN、SiON、BN或BCN，上述材料的稳定性较好，在鳍蚀刻过程中不易被腐蚀，以便于在硬掩模层700下方形成鳍片300，有利于控制鳍片300的形状并保证各鳍片300形态的一致性。
步骤S4：以硬掩模层700为掩模在Si外延层600上进行鳍蚀刻，形成多个鳍片300，相邻鳍片300之间具有鳍凹槽400，鳍蚀刻至阻挡层200的表面后蚀刻速率减缓或停止蚀刻。具体为，当蚀刻抵达阻挡层200表面时，其蚀刻停止，或者继续蚀刻少量的硅锗化合物，但此部分的继续蚀刻速率相比于原硅层刻蚀速率小很多。
请参阅图6，在FinFET结构的第四形成阶段中，由于鳍蚀刻对Si以及SixGey具有蚀刻选择性，当鳍蚀刻进行到阻挡层200的表面时，鳍蚀刻即停止。优选的，鳍蚀刻后，各鳍凹槽400的底部位于同一高度。这样一来，Si外延层600上形成的鳍片300的深度一致，如此即得到具有SixGey的阻挡层200，亦即具有蚀刻阻挡层的均匀鳍片300结构，从而提升了鳍片300结构的稳定性以其质量的可靠性。
一实施例中，鳍蚀刻采用含有氢基等离子、氯基等离子和氟基等离子体中至少一种的干法蚀刻。优先地，鳍蚀刻采用氢基等离子搭配氯基等离子或氟基等离子体的干法蚀刻，这样一来，在这种等离子体的环境下，反转了Si对SiGe的选择性，从而使得鳍蚀刻在到达阻挡层200时蚀刻速率减缓或者蚀刻停止，更有利于控制鳍凹槽400的底部的高度，达到提升鳍片蚀刻的均匀性及鳍片300形态一致性的目的。
步骤S5：在鳍蚀刻后裸露的阻挡层200以及鳍凹槽400上形成填充层500。
在FinFET结构的第五形成阶段中，采用浅沟道隔离工艺在鳍蚀刻后裸露的阻挡层200以及鳍凹槽400内设置填充层500，并在鳍蚀刻作业完成后，对由Si外延层600蚀刻形成的鳍片300顶部的硬掩模层700进行打磨，以得到本发明的FinFET结构，也就是说，FinFET结构的第五形成阶段末，FinFET结构的结构与图1所示的成品FinFET结构一致。填充层500的材料可以是有机介电材料、底部抗反射层材料、深紫外光吸收氧化硅材料、光刻胶、无定形碳、氧化硅或磷硅玻璃等。优选的，填充层500的材料选用氧化硅。具体的，鳍蚀刻结束后，在鳍凹槽400内沉积形成氧化硅层，使得氧化硅层填充阻挡层200的表面以及鳍凹槽400，随后对该氧化硅层进行化学机械抛光，即对氧化硅层进行平坦化，以避免露出鳍凹槽400的壁面或底面，实现对硅衬底100的保护。
实施本发明的FinFET结构及其形成方法，通过在硅衬底100上设置用于减缓或阻止蚀刻的阻挡层200，可以阻挡鳍蚀刻的进一步侵蚀，从而使得鳍蚀刻均匀地在阻挡层200上停止，这样一来，经鳍蚀刻形成的各鳍片300的鳍凹槽400底部均位于同一高度上，各鳍片300形态结构相同，均匀性较好，削弱了鳍蚀刻负载对鳍片300的临界尺寸、形状偏移倾斜或密度等产生的影响，改善了鳍蚀刻加工效果，进而提高了FinFET结构的稳定性及可靠性。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种FinFET结构，其特征在于，包括硅衬底(100)，设于所述硅衬底(100)顶面用于减缓或阻止蚀刻的阻挡层(200)以及形成于所述阻挡层(200)且间隔设置的多个鳍片(300)，所述阻挡层(200)的表面与相邻两个所述鳍片(300)的壁面围成鳍凹槽(400)，所述阻挡层(200)表面及所述鳍凹槽(400)内设有填充层(500)。
2.根据权利要求1所述的FinFET结构，其特征在于，各所述鳍凹槽(400)的底部的高度差值介于0～5nm之间。
3.根据权利要求2所述的FinFET结构，其特征在于，所述鳍凹槽(400)的底部呈圆弧状、平面状或折线状中的至少一种。
4.根据权利要求1所述的FinFET结构，其特征在于，所述阻挡层(200)与所述鳍片(300)的蚀刻选择比不小于2。
5.根据权利要求1所述的FinFET结构，其特征在于，所述阻挡层(200)为锗硅化合物、硅碳化合物或III-V化合物中的至少一种。
6.根据权利要求5所述的FinFET结构，其特征在于，所述阻挡层(200)为锗硅化合物SixGey，x、y的值满足0<x<0.95，0.05≤y<1；优选地，所述x、y满足0.25<x<0.8，0.2≤y<0.75。
7.根据权利要求1所述的FinFET结构，其特征在于，所述阻挡层(200)的厚度为t，1nm≤t≤50nm。
8.一种FinFET结构的形成方法，其特征在于，包括以下步骤：
步骤S1：在硅衬底(100)上进行阱区离子注入；
步骤S2：在所述硅衬底(100)上依次外延生长形成用于减缓或阻止蚀刻的阻挡层(200)和Si外延层(600)；
步骤S3：在所述Si外延层(600)上形成硬掩模层(700)；
步骤S4：以所述硬掩模层(700)为掩模在所述Si外延层(600)上进行鳍蚀刻，形成多个鳍片(300)，相邻鳍片(300)之间具有鳍凹槽(400)，鳍蚀刻至所述阻挡层(200)的表面后减缓蚀刻速率或停止蚀刻；
步骤S5：在鳍蚀刻后裸露的阻挡层(200)以及所述鳍凹槽(400)上形成填充层(500)。
9.根据权利要求8所述的形成方法，其特征在于，所述步骤S4中，鳍蚀刻采用含有氢基等离子、氯基等离子和氟基等离子体中至少一种的干法蚀刻。
10.根据权利要求8所述的形成方法，其特征在于，所述填充层(500)通过浅沟道隔离工艺设置于所述阻挡层(200)及所述鳍凹槽(400)内。
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