CN114664798B - 测试结构 - Google Patents
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Abstract
本申请提供一种测试结构。测试结构包括：多行第一存储单元，平行间隔排布；多行第二存储单元，平行间隔排布；各行第二存储单元与各行第一存储单元交替间隔排布，以形成呈多行多列排布的存储单元阵列；其中，位于同一列的存储单元用于接收相同的电压，且相邻两列存储单元用于接收不同的电压；或各行第一存储单元均用于接收第一电压，各行第二存储单元均用于接收第二电压，第二电压与第一电压不同。本申请的测试结构不需要专门的线上缺陷检测设备就可以实现线上监测，测试结构中存在导电材料残留时，能够被及时准确全面地监控到，及早预警线上的工艺问题，防止有缺陷的产品流出，并且测试结构的获取不需要加入额外的光罩，可以节省大量成本。
Description
技术领域
本发明涉及集成电路技术领域，特别是涉及一种测试结构。
背景技术
随着集成电路技术的发展，存储器件的失效原因分析及失效改善受到广泛关注。对于失效情况，存储单元的漏电在闪存产品上主要会造成两种失效:一是存储功能失效（编程/擦写出现问题）；二是数据可靠性失效（数据丢失）；而导电材料残留是造成闪存内部存储单元间形成漏电流的主要原因之一，因此导电材料残留也极大降低了器件的良率。
生产制造过程中常使用的线上缺陷检测设备来监控制造过程中的缺陷，但该类设备抽样率低，检测覆盖率低；且导电材料残留多为轻微的丝状缺陷，通过线上缺陷检测设备也难以发现。
发明内容
为解决上述问题，本申请提供了一种测试结构，包括：
多行第一存储单元，平行间隔排布；
多行第二存储单元，平行间隔排布；各行所述第二存储单元与各行所述第一存储单元交替间隔排布，以形成呈多行多列排布的存储单元阵列；
其中，位于同一列的存储单元用于接收相同的电压，且相邻两列存储单元用于接收不同的电压；或
各行所述第一存储单元均用于接收第一电压，各行所述第二存储单元均用于接收第二电压，所述第二电压与所述第一电压不同。
在其中一个实施例中，所述第一存储单元包括第一选择管及第一控制管，所述第一选择管包括第一选择栅极，所述第一控制管包括第一控制栅极，所述第一控制栅极与所述第一选择栅极具有间距；
所述第二存储单元包括第二选择管及第二控制管，所述第二选择管包括第二选择栅极，所述第二控制管包括第二控制栅极，所述第二控制栅极与所述第二选择栅极具有间距，且所述第二控制栅极与所述第一控制栅极一体连接。
在其中一个实施例中，所述第一选择栅极包括由下至上依次叠置的第一多晶硅层、第一层间介质层及第二多晶硅层；
所述第一控制栅极与所述第二控制栅极包括由下至上依次叠置的第三多晶硅层、第二层间介质层及第四多晶硅层；
所述第二选择栅极包括由下至上依次叠置的第五多晶硅层、第三层间介质层及第六多晶硅层。
在其中一个实施例中，所述测试结构还包括多个互连插塞，所述互连插塞贯穿所述第四多晶硅层及所述第二层间介质层，与所述第三多晶硅层相接触；位于奇数列的存储单元经由所述互连插塞连接至电源电压，位于偶数列的存储单元经由所述互连插塞接地。
在其中一个实施例中，所述测试结构还包括：
多条平行间隔排布的有源区，位于同一列的所述第一选择栅极、所述第一控制栅极、所述第二选择栅极及所述第二控制栅极均位于同一所述有源区；
第一栅氧化层，位于所述第一多晶硅层与所述有源区之间；
第二栅氧化层，位于所述第三多晶硅层与所述有源区之间；
第三栅氧化层，位于所述第五多晶硅层与所述有源区之间；
所述第一选择管、所述第一控制管、所述第二选择管及所述第二控制管均还包括源极及漏极，所述源极及所述漏极均位于所述有源区内，且位于所述第一多晶硅层相对的两端、所述第三多晶硅层相对的两端及所述第五多晶硅层相对的两端。
在其中一个实施例中，所述第一存储单元包括第一选择管及第一控制管，所述第一选择管包括第一选择栅极，所述第一控制管包括第一控制栅极；
所述第二存储单元包括第二选择管及第二控制管，所述第二选择管包括第二选择栅极，所述第二控制管包括第二控制栅极；
所述第一选择栅极、所述第一控制栅极、所述第二选择栅极及所述第二控制栅极一体连接。
在其中一个实施例中，所述第一选择栅极、所述第一控制栅极、所述第二选择栅极及所述第二控制栅极包括由下至上依次叠置的第一多晶硅层、层间介质层及第二多晶硅层。
在其中一个实施例中，所述测试结构还包括多个互连插塞，所述互连插塞位于所述第一选择栅极及所述第二选择栅极处，贯穿所述第二多晶硅层及所述层间介质层，与所述第一多晶硅层相接触；位于奇数列的存储单元经由互连插塞连接至电源电压，位于偶数列的存储单元经由互连插塞接地。
在其中一个实施例中，所述测试结构还包括：
多条平行间隔排布的有源区，位于同一列的所述第一选择栅极、所述第一控制栅极、所述第二选择栅极及所述第二控制栅极均位于同一所述有源区；
栅氧化层，位于所述第一多晶硅层与所述有源区之间；
所述第一选择管、所述第一控制管、所述第二选择管及所述第二控制管均还包括源极及漏极，所述源极及所述漏极均位于所述有源区内，且位于所述第一多晶硅层相对的两端。
在其中一个实施例中，所述第一存储单元包括第一选择管及第一控制管，所述第一选择管包括第一选择栅极，所述第一控制管包括第一控制栅极；所述第一选择栅极与所述第一控制栅极一体连接；
所述第二存储单元包括第二选择管及第二控制管，所述第二选择管包括第二选择栅极，所述第二控制管包括第二控制栅极；所述第二选择栅极与所述第二控制栅极一体连接。
在其中一个实施例中，所述第一选择栅极及所述第一控制栅极包括由下至上依次叠置的第一多晶硅层、第一层间介质层及第二多晶硅层；
所述第二选择栅极及所述第二控制栅极包括由下至上依次叠置的第三多晶硅层、第二层间介质层及第四多晶硅层。
在其中一个实施例中，所述测试结构还包括多个互连插塞，部分所述互连插塞位于所述第一选择栅极处，贯穿所述第二多晶硅层及所述第一层间介质层，与所述第一多晶硅层相接触；部分所述互连插塞位于所述第二选择栅极处，贯穿所述第四多晶硅层及所述第二层间介质层，与所述第三多晶硅层相接触；各行所述第一存储单元经由互连插塞连接至电源电压，各行所述第二存储单元经由互连插塞接地。
在其中一个实施例中，所述测试结构还包括：
多条平行间隔排布的有源区，位于同一列的所述第一选择栅极、所述第一控制栅极、所述第二选择栅极及所述第二控制栅极均位于同一所述有源区；
第一栅氧化层，位于所述第一多晶硅层与所述有源区之间；
第二栅氧化层，位于所述第三多晶硅层与所述有源区之间；
所述第一选择管、所述第一控制管、所述第二选择管及所述第二控制管均还包括源极及漏极，所述源极及所述漏极均位于所述有源区内，且位于所述第一多晶硅层相对的两端及所述第三多晶硅层相对的两端。
本申请所述的测试结构，通过平行间隔排布的多行第一存储单元和平行间隔排布的多行第二存储单元交替间隔排布；位于同一列的存储单元用于接收相同的电压，且相邻两列存储单元用于接收不同的电压或各行所述第一存储单元均用于接收第一电压，各行所述第二存储单元均用于接收第二电压，所述第二电压与所述第一电压不同，上述测试结构不需要专门的线上缺陷检测设备就可以实现线上监测，在生产过程中，如果测试结构中存在导电材料残留时，能够被及时准确全面地监控到，可以及早预警线上的工艺问题，防止有缺陷的产品流出；并且此测试结构的获取过程与嵌入式闪存生产流程完全兼容，不需要加入额外的光罩，也不需要改变现有的存储器生产工艺，可以节省大量人力投入以及显著提升器件良率。
附图说明
图1是本发明一个实施例中测试结构的结构示意图；
图2是本发明另一个实施例中测试结构的结构示意图；
图3是本发明另一个实施例中测试结构的结构示意图；
图4是图3测试结构在A-A’方向的剖视结构示意图；
图5是本发明另一个实施例中测试结构的结构示意图；
图6是图5测试结构在B-B’方向的剖视结构示意图；
图7是本发明另一个实施例中测试结构的结构示意图；
图8是图7测试结构在C-C’方向的剖视结构示意图。
附图标记说明：
1、第一存储单元；11、第一选择栅极；111、第一多晶硅层；112、第一层间介质层；113、第二多晶硅层；114、层间介质层；12、第一控制栅极；121、第三多晶硅层；122、第二层间介质层；123、第四多晶硅层；2、第二存储单元；21、第二选择栅极；211、第五多晶硅层；212、第三层间介质层；213、第六多晶硅层；22、第二控制栅极；3、第一传输线；4、第二传输线；5、互连插塞；6、有源区；7、栅氧化层；71、第一栅氧化层；72、第二栅氧化层；73、第三栅氧化层；8、源线。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
随着集成电路技术的发展，存储器件的失效原因分析及失效改善受到广泛关注。对于失效情况，存储单元的漏电在闪存产品上主要会造成两种失效:一是存储功能失效（编程/擦写出现问题）；二是数据可靠性失效（数据丢失）；而导电材料（譬如多晶硅）残留是造成闪存内部存储单元间形成漏电流的主要原因之一，因此导电材料也极大降低了器件的良率。对此，方法一是生产制造过程中常使用的线上缺陷检测设备来监控制造过程中的缺陷，但该类设备抽样率低，检测覆盖率低；且导电材料残留多为轻微的丝状缺陷，通过线上缺陷检测设备也难以发现；方法二是通过测试图形的电性测试来监控导电材料工艺，但现有测试图形也不能正确反应线上导电材料残留的问题；方法三是对芯片进行晶圆测试检测制造过程中的缺陷，但是晶圆测试需要晶圆完成全部工艺制造流程，且测试过程耗时耗力,，需投入大量资源。
为解决上述导电材料残留造成存储器件失效的问题，本发明设计了一种测试结构，如图1所示，测试结构包括：多行第一存储单元1及多行第二存储单元2；多行第一存储单元1平行间隔排布；多行第二存储单元2平行间隔排布；各行第二存储单元2与各行第一存储单元1交替间隔排布，以形成呈多行多列排布的存储单元阵列；其中，位于同一列的存储单元用于接收相同的电压，且相邻两列存储单元用于接收不同的电压。
在另一个实施例中，请参阅图2，测试结构包括：多行第一存储单元1及多行第二存储单元2；多行第一存储单元1平行间隔排布；多行第二存储单元2平行间隔排布；各行第二存储单元2与各行第一存储单元1交替间隔排布，以形成呈多行多列排布的存储单元阵列；其中，各行第一存储单元1均用于接收第一电压，各行第二存储单元2均用于接收第二电压，第二电压与第一电压不同。
本申请的测试结构，通过平行间隔排布的多行第一存储单元1和平行间隔排布的多行第二存储单元2交替间隔排布；位于同一列的存储单元用于接收相同的电压，且相邻两列存储单元用于接收不同的电压，或各行第一存储单元1均用于接收第一电压，各行第二存储单元2均用于接收第二电压，第二电压与第一电压不同，上述测试结构不需要专门的线上缺陷检测设备就可以实现线上监测，在生产过程中，如果测试结构中存在导电材料残留时，能够被及时准确全面地监控到，可以及早预警线上的工艺问题，防止有缺陷的产品流出。另外，本申请的测试结构的获取过程与嵌入式闪存生产流程完全兼容，不需要加入额外的光罩，也不需要改变现有的存储器生产工艺，可以节省大量人力投入以及显著提升器件良率。
在一个实施例中，仍参阅图2，各行第一存储单元1均连接至用于传输第一电压的第一传输线3；各行第二存储单元2均连接至用于传输第二电压的第二传输线4。
在一个实施例中，如图3所示，第一存储单元包括第一选择管及第一控制管，第一选择管包括第一选择栅极11，第一控制管包括第一控制栅极12，第一控制栅极12与第一选择栅极11具有间距；第二存储单元包括第二选择管及第二控制管，第二选择管包括第二选择栅极21，第二控制管包括第二控制栅极22，第二控制栅极22与第二选择栅极21具有间距，且第二控制栅极22与第一控制栅极12一体连接。
在一个实施例中，如图4所示，第一选择栅极11包括由下至上依次叠置的第一多晶硅层111、第一层间介质层112及第二多晶硅层113；第一控制栅极与第二控制栅极包括由下至上依次叠置的第三多晶硅层121、第二层间介质层122及第四多晶硅层123；第二选择栅极包括由下至上依次叠置的第五多晶硅层211、第三层间介质层212及第六多晶硅层213。
需要说明的是，第二控制栅极的材料与第一控制栅极的材料相同，它们之间的连接材料也与第一控制栅极的材料相同，而第二控制栅极与第一控制栅极一体连接，因此第三多晶硅层121及第四多晶硅层123的剖面结构便如图4所示。
在一些示例中，第一层间介质层112的材料可以包括但不仅限于SiOCN（氮碳氧化硅）、SiCO（碳氧化硅）、SiON（氮氧化硅）、SiN（氮化硅）、SiO2(二氧化硅)和SiC（碳化硅）中的至少一种；第二层间介质层122的材料可以包括但不仅限于SiOCN、SiCO、SiON、SiN、SiO2和SiC中的至少一种；第三层间介质层212的材料可以包括但不仅限于SiOCN、SiCO、SiON、SiO2、SiN和SiC中的至少一种。
在一个实施例中，参阅图3和图4，测试结构还包括多个互连插塞5，互连插塞5贯穿第四多晶硅层123及第二层间介质层122，与第三多晶硅层121相接触；位于奇数列的存储单元经由互连插塞5连接至电源电压，位于偶数列的存储单元经由互连插塞5接地。
具体地，互连插塞5的结构可以是通孔内填充有填充金属的结构；填充金属均可以包括但不仅限于铜、铝、银或钨等金属材料，本实施例中，通孔内填充金属均优选为钨。
需要说明的是，位于奇数列的存储单元也可以经由互连插塞5接地，位于偶数列的存储单元也可以经由互连插塞5连接至电源电压，不受上述实施例所限制。
在一个实施例中，参阅图3，测试结构还包括多条平行间隔排布的有源区6，位于同一列的第一选择栅极11、第一控制栅极12、第二选择栅极21及第二控制栅极22均位于同一有源区6。参阅图4，测试结构还包括多条平行间隔排布的第一栅氧化层71、第二栅氧化层72及第三栅氧化层73；第一栅氧化层71位于第一多晶硅层111与有源区6之间；第二栅氧化层72位于第三多晶硅层121与有源区6之间；第三栅氧化层73位于第五多晶硅层211与有源区6之间；第一选择管、第一控制管、第二选择管及第二控制管均还包括源极及漏极（图中均未示出），源极及漏极均位于有源区6内，且位于第一多晶硅层111相对的两端、第三多晶硅层121相对的两端及第五多晶硅层211相对的两端。
具体地，第一选择管包括源极及漏极，源极及漏极均位于有源区6内，且位于第一多晶硅层111相对的两端；第一控制管及第二控制管包括源极及漏极，源极及漏极均位于有源区6内，且位于第三多晶硅层121相对的两端；第二选择管包括源极及漏极，源极及漏极均位于有源区6内，且位于第五多晶硅层211相对的两端。
在一个实施例中，仍参阅图3，测试结构还包括：多条平行间隔排布的源线8，各条源线8将位于同一行的第一控制管的源极及位于同一行的第二控制管的源极串接。
在一个实施例中，参阅图5和图6，第一存储单元包括第一选择管及第一控制管，第一选择管包括第一选择栅极11，第一控制管包括第一控制栅极12；第二存储单元包括第二选择管及第二控制管，第二选择管包括第二选择栅极21，第二控制管包括第二控制栅极22；第一选择栅极11、第一控制栅极12、第二选择栅极21及第二控制栅极22一体连接。
在一个实施例中，参阅图6，第一选择栅极11、第一控制栅极12、第二选择栅极21及第二控制栅极22包括由下至上依次叠置的第一多晶硅层111、层间介质层114及第二多晶硅层113。
需要说明的是，因第一选择栅极11的材料、第一控制栅极12的材料、第二选择栅极21的材料及第二控制栅极22的材料相同，它们之间的连接材料也与第一选择栅极11的材料相同，而第一选择栅极11、第一控制栅极12、第二选择栅极21及第二控制栅极22一体连接，因此第一多晶硅层111及第二多晶硅层113的剖面结构便如图6所示。
在一些示例中，层间介质层114的材料可以包括但不仅限于SiOCN、SiCO、SiON、SiN、SiO2和SiC中的至少一种。
在一个实施例中，参阅图5和图6，测试结构还包括多个互连插塞5，互连插塞5位于第一选择栅极11及第二选择栅极21处，贯穿第二多晶硅层113及层间介质层114，与第一多晶硅层111相接触；位于奇数列的存储单元经由互连插塞5连接至电源电压，位于偶数列的存储单元经由互连插塞5接地。
具体地，互连插塞5的结构可以是通孔内填充有填充金属的结构；填充金属均可以包括但不仅限于铜、铝、银或钨等金属材料，本实施例中，通孔内填充金属均优选为钨。
需要说明的是，位于奇数列的存储单元也可以经由互连插塞5接地，位于偶数列的存储单元也可以经由互连插塞5连接至电源电压，不受上述实施例所限制。
在一个实施例中，参阅图5，测试结构还包括多条平行间隔排布的有源区6，位于同一列的第一选择栅极11、第一控制栅极12、第二选择栅极21及第二控制栅极22均位于同一有源区6。参阅图6，测试结构还包括多条平行间隔排布的栅氧化层7，栅氧化层7位于第一多晶硅层111与有源区6之间；第一选择管、第一控制管、第二选择管及第二控制管均还包括源极及漏极（图中均未示出），源极及漏极均位于有源区6内，且位于第一多晶硅层111相对的两端。
在一个实施例中，仍参阅图5，测试结构还包括：多条平行间隔排布的源线8，源线8位于相邻两行的存储单元之间，并将位于同一行的第一控制管的源极及位于同一行的第二控制管的源极串接。
在一个实施例中，如图7和图8所示，第一存储单元包括第一选择管及第一控制管，第一选择管包括第一选择栅极11，第一控制管包括第一控制栅极12；第一选择栅极11与第一控制栅极12一体连接；第二存储单元包括第二选择管及第二控制管，第二选择管包括第二选择栅极21，第二控制管包括第二控制栅极22；第二选择栅极21与第二控制栅极22一体连接。
在一个实施例中，参阅图8，第一选择栅极11及第一控制栅极12包括由下至上依次叠置的第一多晶硅层111、第一层间介质层112及第二多晶硅层113；第二选择栅极21及第二控制栅极22包括由下至上依次叠置的第三多晶硅层121、第二层间介质层122及第四多晶硅层123。
需要说明的是，第一选择栅极11的材料与第一控制栅极12的材料相同，第一选择栅极11与第一控制栅极12之间的连接材料也与第一选择栅极11的材料相同，第一选择栅极11与第一控制栅极12一体连接，因此第一多晶硅层111及第二多晶硅层113的剖面结构便如图8所示；第二选择栅极21的材料与第二控制栅极22的材料相同，第二选择栅极21与第二控制栅极22之间的连接材料也与第二选择栅极21的材料相同，第二选择栅极21与第二控制栅极22一体连接，因此第三多晶硅层121及第四多晶硅层123的剖面结构便如图8所示。
在一些示例中，第一层间介质层112的材料可以包括但不仅限于SiOCN、SiCO、SiON、SiN、SiO2和SiC中的至少一种；第二层间介质层122的材料可以包括但不仅限于SiOCN、SiCO、SiON、SiN、SiO2和SiC中的至少一种。
在一个实施例中，参阅图7和图8，测试结构还包括多个互连插塞5，部分互连插塞5位于第一选择栅极11处，贯穿第二多晶硅层113及第一层间介质层112，与第一多晶硅层111相接触；部分互连插塞5位于第二选择栅极21处，贯穿第四多晶硅层123及第二层间介质层122，与第三多晶硅层121相接触；各行第一存储单元1经由互连插塞5连接至电源电压，各行第二存储单元2经由互连插塞5接地。
具体地，互连插塞5的结构可以是通孔内填充有填充金属的结构；填充金属均可以包括但不仅限于铜、铝、银或钨等金属材料，本实施例中，通孔内填充金属均优选为钨。
需要说明的是，各行第一存储单元1也可以经由互连插塞5接地，各行第二存储单元2可以经由互连插塞5连接至电源电压，不受上述实施例所限制。
在一个实施例中，仍参阅图7，测试结构还包括多条平行间隔排布的有源区6，位于同一列的第一选择栅极11、第一控制栅极12、第二选择栅极21及第二控制栅极22均位于同一有源区6。参阅图8，测试结构还包括多条平行间隔排布的第一栅氧化层71及第二栅氧化层72；第一栅氧化层71位于第一多晶硅层111与有源区6之间；第二栅氧化层72位于第三多晶硅层121与有源区6之间；第一选择管、第一控制管、第二选择管及第二控制管均还包括源极及漏极（图中均未示出），源极及漏极均位于有源区6内，且位于第一多晶硅层111相对的两端及第三多晶硅层121相对的两端。
在一个实施例中，仍参阅图7，测试结构还包括多条平行间隔排布的源线8，源线8位于各行第一存储单元1和相邻行的第二存储单元2之间。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (13)
1.一种测试结构，其特征在于，包括：
多行第一存储单元，平行间隔排布；
多行第二存储单元，平行间隔排布；各行所述第二存储单元与各行所述第一存储单元交替间隔排布，以形成呈多行多列排布的存储单元阵列；
其中，位于同一列的存储单元用于接收相同的电压，且相邻两列存储单元用于接收不同的电压；或
各行所述第一存储单元均用于接收第一电压，各行所述第二存储单元均用于接收第二电压，所述第二电压与所述第一电压不同；
所述第一存储单元包括第一选择管及第一控制管，所述第一选择管包括第一选择栅极，所述第一控制管包括第一控制栅极；
所述第二存储单元包括第二选择管及第二控制管，所述第二选择管包括第二选择栅极，所述第二控制管包括第二控制栅极；
其中，所述第一控制栅极与所述第一选择栅极具有间距，所述第二控制栅极与所述第二选择栅极具有间距，所述第二控制栅极与所述第一控制栅极一体连接；
或所述第一选择栅极、所述第一控制栅极、所述第二选择栅极及所述第二控制栅极一体连接；
或所述第一选择栅极与所述第一控制栅极一体连接，所述第二选择栅极与所述第二控制栅极一体连接。
2.根据权利要求1所述的测试结构，其特征在于，所述第一控制栅极的材料与所述第二控制栅极的材料相同。
3.根据权利要求1所述的测试结构，其特征在于，所述第一选择栅极包括由下至上依次叠置的第一多晶硅层、第一层间介质层及第二多晶硅层；
所述第一控制栅极与所述第二控制栅极包括由下至上依次叠置的第三多晶硅层、第二层间介质层及第四多晶硅层；
所述第二选择栅极包括由下至上依次叠置的第五多晶硅层、第三层间介质层及第六多晶硅层。
4.根据权利要求3所述的测试结构，其特征在于，所述测试结构还包括多个互连插塞，所述互连插塞贯穿所述第四多晶硅层及所述第二层间介质层，与所述第三多晶硅层相接触；位于奇数列的存储单元经由所述互连插塞连接至电源电压，位于偶数列的存储单元经由所述互连插塞接地。
5.根据权利要求3所述的测试结构，其特征在于，所述测试结构还包括：
多条平行间隔排布的有源区，位于同一列的所述第一选择栅极、所述第一控制栅极、所述第二选择栅极及所述第二控制栅极均位于同一所述有源区；
第一栅氧化层，位于所述第一多晶硅层与所述有源区之间；
第二栅氧化层，位于所述第三多晶硅层与所述有源区之间；
第三栅氧化层，位于所述第五多晶硅层与所述有源区之间；
所述第一选择管、所述第一控制管、所述第二选择管及所述第二控制管均还包括源极及漏极，所述源极及所述漏极均位于所述有源区内，且位于所述第一多晶硅层相对的两端、所述第三多晶硅层相对的两端及所述第五多晶硅层相对的两端。
6.根据权利要求4所述的测试结构，其特征在于，所述互连插塞的结构为通孔内填充有填充金属的结构；所述填充金属包括铜、铝、银或钨。
7.根据权利要求1所述的测试结构，其特征在于，所述第一选择栅极、所述第一控制栅极、所述第二选择栅极及所述第二控制栅极包括由下至上依次叠置的第一多晶硅层、层间介质层及第二多晶硅层。
8.根据权利要求7所述的测试结构，其特征在于，所述测试结构还包括多个互连插塞，所述互连插塞位于所述第一选择栅极及所述第二选择栅极处，贯穿所述第二多晶硅层及所述层间介质层，与所述第一多晶硅层相接触；位于奇数列的存储单元经由互连插塞连接至电源电压，位于偶数列的存储单元经由互连插塞接地。
9.根据权利要求7所述的测试结构，其特征在于，所述测试结构还包括：
多条平行间隔排布的有源区，位于同一列的所述第一选择栅极、所述第一控制栅极、所述第二选择栅极及所述第二控制栅极均位于同一所述有源区；
栅氧化层，位于所述第一多晶硅层与所述有源区之间；
所述第一选择管、所述第一控制管、所述第二选择管及所述第二控制管均还包括源极及漏极，所述源极及所述漏极均位于所述有源区内，且位于所述第一多晶硅层相对的两端。
10.根据权利要求8所述的测试结构，其特征在于，所述层间介质层的材料包括氮碳氧化硅、碳氧化硅、氮氧化硅、氮化硅、二氧化硅和碳化硅中的至少一种。
11.根据权利要求1所述的测试结构，其特征在于，所述第一选择栅极及所述第一控制栅极包括由下至上依次叠置的第一多晶硅层、第一层间介质层及第二多晶硅层；
所述第二选择栅极及所述第二控制栅极包括由下至上依次叠置的第三多晶硅层、第二层间介质层及第四多晶硅层。
12.根据权利要求11所述的测试结构，其特征在于，所述测试结构还包括多个互连插塞，部分所述互连插塞位于所述第一选择栅极处，贯穿所述第二多晶硅层及所述第一层间介质层，与所述第一多晶硅层相接触；部分所述互连插塞位于所述第二选择栅极处，贯穿所述第四多晶硅层及所述第二层间介质层，与所述第三多晶硅层相接触；各行所述第一存储单元经由互连插塞连接至电源电压，各行所述第二存储单元经由互连插塞接地。
13.根据权利要求11所述的测试结构，其特征在于，所述测试结构还包括：
多条平行间隔排布的有源区，位于同一列的所述第一选择栅极、所述第一控制栅极、所述第二选择栅极及所述第二控制栅极均位于同一所述有源区；
第一栅氧化层，位于所述第一多晶硅层与所述有源区之间；
第二栅氧化层，位于所述第三多晶硅层与所述有源区之间；
所述第一选择管、所述第一控制管、所述第二选择管及所述第二控制管均还包括源极及漏极，所述源极及所述漏极均位于所述有源区内，且位于所述第一多晶硅层相对的两端及所述第三多晶硅层相对的两端。
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