CN114661644B - 辅助3d架构近存计算加速器系统的预存储dma装置 - Google Patents

辅助3d架构近存计算加速器系统的预存储dma装置 Download PDF

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Abstract

本发明公开了一种辅助3D架构近存计算加速器系统的预存储DMA装置，包括DMA控制器、记录模块与预测模块；本发明使用直接内存访问（Direct Memory Access）技术完成大量数据进行不同内存地址间搬运，以减少主机运行压力，进一步的，本发明提出一种可进行预存储的DMA装置结构，可完成对数据搬运模行为的记录与预测，并根据预测结果对数据进行预存储调度，减少因等待处理器指令造成的延时，提高数据搬运效率与系统性能。

Description

辅助3D架构近存计算加速器系统的预存储DMA装置
技术领域
本发明涉及数据传输技术领域，尤其涉及一种数据传输控制直接存储器访问装置。
背景技术
3D架构近存计算系统可将常规工艺加速器硅芯片与DRAM芯片进行3D堆叠，并使用硅通孔（Through Silicon Via, TSV）或混合键合（Hybrid Bonding，HB）技术从连接上下信号端口，以此完成数据交互。相比于传统处理器/存储器结构，此系统可极大缩短计算单元与存储单元之间的距离，减少访存延时，同时使用TSV/HB技术可不通过DRAM系统总线直接从内存块（bank）中提取数据，极大提高访存带宽。此系统可有效缓解内存墙问题，以此提高处理器系统性能，具有极大发展潜力。
然而由于3D架构访存连接不经过DRAM系统总线，单个加速器访存范围受限，只可访问加速器芯片下方与加速器直连的内存块（bank），非范围内的内存访问依然需要主机进行地址搬运调度。因此若该系统中存在对大量数据进行不同内存地址间搬运的需求，因主机与DRAM之间仍使用传统结构连接，如不进行优化，仍可成为系统性能瓶颈。
发明内容
为了解决现有技术中存在的上述技术问题，本发明提供了一种辅助3D架构近存计算加速器系统的预存储DMA装置，包括DMA控制器、记录模块与预测模块；
所述DMA控制器作为内存映射IO设备接入系统总线，使所有DMA配置可通过处理器写入对应内存映射地址实现，所述预测模块存在内存映射IO端口接入系统总线，使处理器可发起预存储指令；
所述记录模块从所述DMA控制器获取所需配置信息，可在开启记录模式时监测处理器向所述DMA发起的所有数据搬运请求，记录并更新不同地址块之间的数据搬运关系；所述记录模块存在外部写入接口，可将上述搬运关系信息直接写入；
所述预测模块从所述DMA控制器获取所需配置信息，从所述记录模块中读取数据搬运关系信息，在处理器向所述预测模块发起预存储请求时，预测上述请求对应的数据搬运行为，将预测的数据搬运请求发至所述DMA控制器；
所述DMA控制器接收来自处理器的数据搬运请求，完成在不同地址段间的数据搬运，同时完成来自上述预测模块的数据搬运请求；并可根据处理器搬运请求对预存储指令进行有效、完成、交付状态更新。
进一步的，所述DMA控制器包括：DMA配置信息内存映射寄存器、数据传输单元、预存储指令信息存储队列和指令判定单元。
进一步的，所述DMA配置信息内存映射寄存器，用于存储处理器发来的各项DMA装置可更改配置信息，使处理器运行期间可配置预存储执行行为。
进一步的，所述数据传输单元，用于根据预存储指令信息存储队列或处理器指令的信息，完成所需数据在指定内存地址间的搬运。
进一步的，所述预存储指令信息存储队列，用于存储未完成或已完成未交付、未冲刷的预存储指令信息，并存储其相应的有效/完成/交付状态。
进一步的，所述指令判定单元，用于根据处理器发出的数据搬运指令对预存储指令信息存储队列中的各个单元做出交付或冲刷判定，按判定结果发出冲刷/交付指令。
进一步的，所述数据传输单元在进行预存储指令前，向目标加速器完成状态内存映射寄存器发出读取请求，以确认目标地址可写入。
进一步的，所述记录模块包括：加速器信息存储模块，数据搬运关系记录模块，数据搬运监测模块；其中所述加速器信息存储模块，用于存储加速器系统基本信息，仅在全系统初始化时写入完成，在主机程序运行期间不可更改；所述数据搬运关系记录模块，用于记录各个加速器输出地址空间与其他加速器输入地址空间之间的关系；所述数据搬运监测模块，根据不同配置模式，监测处理器发出的数据搬运指令，根据上述规则更新所述数据搬运关系记录单元存储信息，或根据上述DMA控制器指令判定单元发出的冲刷/交付指令更新所述数据搬运关系记录单元存储信息，根据所述DMA控制器返回的判定错误信号，更新所述数据搬运关系记录单元存储信息。
进一步的，所述预测模块从处理器预存储指令中获取源加速器信息，用于发起目标加速器预测，生成预存储指令。
本发明使用直接内存访问（Direct Memory Access）技术完成大量数据进行不同内存地址间搬运，以减少主机运行压力，进一步的，本发明提出一种可进行预存储的DMA装置结构，可完成对数据搬运模行为的记录与预测，并根据预测结果对数据进行预存储调度，减少因等待处理器指令造成的延时，提高数据搬运效率与系统性能。
附图说明
图1为本发明的3D架构近存计算加速器系统中DMA装置连接接口示意图；
图2为本发明的DMA装置内部模块及连接示意图；
图3a-图3c为本发明的DMA装置预存储指令生成与执行流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式，本示例中使用的各项DMA设计数据及加速器系统结构数据仅作为本申请一些方面相一致的的一个例子。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
如图1所示，本发明的辅助3D架构近存计算加速器系统的预存储DMA装置在3D架构近存计算加速器系统中的连接结构。该DMA装置作为内存映射IO设备接入系统总线，使以下叙述中所有DMA配置可通过处理器写入对应内存映射地址实现，同时如常规DMA装置，可直接访问存储器。本示例中假设加速器系统地址表示为32位，word表示为64位。
如图2所示，所述DMA装置包括DMA控制器、记录模块与预测模块。
所述DMA控制器可接收来自处理器的数据搬运请求，完成在不同地址段间的数据搬运，同时可完成来自所述预测模块与处理器的数据搬运请求；并可根据处理器搬运请求对预存储指令进行有效、完成、交付状态更新；所述DMA控制器包括：DMA配置信息内存映射寄存器、数据传输单元、预存储指令信息存储队列、指令判定单元。
所述DMA配置信息内存映射寄存器，用于存储处理器发来的各项DMA装置可更改配置信息，使处理器运行期间可配置预存储执行行为，包括记录模式开关状态、冲刷交付更新开关状态、记录信息输入方式、加速器相对输入地址段、加速器相对输出地址段、预存储指令个数和预存储指令等待初始值；其中记录模式开关状态、冲刷交付更新开关状态不可同时开启。
所述数据传输单元，用于根据预存储指令信息存储队列或处理器指令的信息，完成所需数据在指定内存地址间的搬运，即常规DMA数据搬运功能，当外部提供源头内存地址，目标内存地址，和数据大小时，可进行从源头内存地址到目标内存地址的指定数据大小的数据搬运，并在完成搬运后提供完成信号；所述传输单元完成每一个数据块搬运后可接收中断信号暂时中断现有工作响应新请求，完成后继续进行现有工作，也可接受取消信号中止现有工作。
所述预存储指令信息存储队列，用于存储所述预测模块发出的预存储指令信息，并存储其相应的有效/完成/交付状态。
表1。
表1为所述预存储指令信息存储队列的一种可能状态，表1中示例队列单元存储上限为8。
所述指令判定单元，用于根据处理器发出的数据搬运指令对预存储指令信息存储队列中的各个单元做出交付或冲刷判定，按判定结果向所述监测单元发出冲刷/交付指令，并更新预存储指令信息存储队列信息；
所述DMA控制器的数据传输单元在进行预存储指令前，需向目标加速器完成状态内存映射寄存器发出读取请求，以确认目标地址可写入。
所述记录模块可从所述DMA控制器获取所需配置信息，可在开启记录模式时监测处理器向所述DMA发起的所有数据搬运请求，记录并更新不同地址块之间的数据搬运关系；所述记录模块存在外部写入接口（如SPI等），可将上述搬运关系信息直接写入；所述记录模块包括：加速器信息存储模块，数据搬运关系记录模块，数据搬运监测模块。
所述加速器信息存储模块，用于存储加速器系统基本信息，仅在全系统初始化时写入完成，在主机程序运行期间不可更改，包括加速器个数，加速器内存起始地址，每个加速器对应内存大小等。其中加速器个数存在上限，由所述数据搬运关系记录模块所能存储的单元上限决定。
所述数据搬运关系记录模块，用于记录各个加速器输出地址空间与其他加速器输入地址空间之间的关系，两者之间搬运的次数越多，上次搬运时间越近，则认为关联越紧密,系统初始化时将所有数值初始化为0，加速器系统基本信息写入后根据设定加速器个数将对应加速器单元有效状态拉高。
表2。
一种可能记录结构与状态如表2，如图示例中设置关联度分为0~7，共8级，每个加速器可用3bit表示，可存储单元上限为32；示例中为简化表示，假设系统使用加速器个数为4。此模块数据在记录信息输入方式设置为外接写入时，可使用外部接口导入。
所述数据搬运监测模块，根据所述加速器信息存储模块存储的加速器系统基本信息与所述DMA配置信息内存映射寄存器，可计算出每个加速器对应的地址段；假设本示例中如上述使用加速器个数为4，加速器内存起始地址为0x80000000,每个加速器对应内存大小为64MB，此时若设置加速器相对输入地址段为0x0000000~0x000fffff，加速器相对输出地址段为0x00300000~0x003fffff，则每个加速器对应地址段如表3。
表3。
当记录模式开启时，监测处理器发出的数据搬运指令，当根据上述规则更新所述数据搬运关系记录单元存储信息，本示例中提出一种方案，当新数据搬运指令进入时，根据地址段计算其对应源头加速器与目标加速器id，源头加速器对应单元所有加速器关联度减1（原情况为0时保持为0），对应目标加速器的关联度加2（增至上限后保持在最大值，如本示例中为7），数据大小更新为指令中对应数据大小；目标加速器对应单元源头数据位置更新为指令中源头加速器id。
当冲刷交付更新开启时，根据上述DMA控制器指令判定单元发出的冲刷/交付指令更新所述数据搬运关系记录单元存储信息，根据所述DMA控制器返回的判定错误信号，更新所述数据搬运关系记录单元存储信息，本示例中提出一种方案，当交付指令进入时，获取其对应源头加速器与目标加速器id，源头加速器对应单元所有加速器关联度减1（原情况为0时保持为0），对应目标加速器的关联度加2（增至上限后保持在最大值，如本示例中为7），数据大小更新为指令中对应数据大小；目标加速器对应单元源头数据位置更新为指令中源头加速器id；当冲刷指令进入时，获取其对应源头加速器与所有目标加速器id，将所有相关目标加速器关联度减1（原情况为0时保持为0）；当判定错误指令进入时，获取其对应源头加速器与目标加速器id，将对应目标加速器关联度减2（最小减至0）。
所述预测模块可从所述DMA控制器获取所需配置信息，可从上述记录模块中读取数据搬运关系信息，在处理器向所述预测模块发起预存储请求时，预测上述请求对应的数据搬运行为，生成预存储指令发至所述DMA控制器；预测模块根据所配置的预存储指令个数，选取与源头加速器关联度最高的几个目标加速器，生成数据搬运指令，若关联度不为0的目标加速器少于配置预存储指令个数，则仅根据关联度不为0的目标加速器生成数据搬运指令；
如图3a-图3c所示，本示例还提供了一种根据前述DMA装置的预存储指令生成与执行方法，步骤如下：
处理器系统初始化时，向所述DMA装置记录模块写入加速器系统结构信息；
发起预处理指令前，处理器向所述DMA控制器写入DMA配置信息；记录模式开始前，所属配置信息中记录信息输入方式与加速器相对输入地址段不可为0；
可选的，当配置信息设置为预测信息外部写入时，从外部接口或处理器写入数据搬运关系信息。
可选的，当配置信息设置为记录行为时，当记录模式开启，所述DMA装置记录模块将记录处理器向所述DMA装置发出的数据搬运指令并更新数据搬运关系信息，当记录模式关闭，数据搬运关系信息将被保持并停止根据数据搬运指令更新。
当处理器确认加速器程序运行完成后（通过轮询状态寄存器或接受中断），处理器可向所述DMA装置发出预存储指令，所述预测模块从该指令中获取源头加速器id，从配置信息中获取预存储指令个数，根据记录模块中数据搬运关系信息预测目标加速器id，根据以上信息整理预存储数据搬运指令，依次发向所述DMA控制器；若本示例中设置预存储指令为2，处理器发起预存储请求的源头加速器为0，若此时刻数据搬运关系记录模块存储信息如表1，则生成预存储指令中目标加速器为2、3，即源头地址为0x80300000，目标地址为0x88000000、0x8c000000，搬运数据大小为128字节。
所述DMA控制器接受预存储指令后，将其存入所述预存储指令信息存储队列，按队列依次发出预存储指令，发出指令前，需向目标加速器完成状态内存映射寄存器发出读取请求，以确认目标加速器状态；若该加速器已闲置，则发起对应数据搬运指令；若该加速器正在使用中，则保持该预读取指令不发出，顺延至下一条有效指令进行尝试。每成功发出一条预存储指令，所述DMA控制器均返回第一条未发出有效指令进行尝试；发起指令完成后，将其完成状态拉高。
同时，所述DMA控制器若接收来自处理器的数据搬运指令，将与预存储指令信息存储队列中各个单元进行比较，若与其中某个单元（已完成或未完成）符合，即源头与目标加速器id符合，预存储数据大小大于或等于处理器请求数据大小，则将交付状态拉高，将该单元中数据大小更改为处理器请求数据大小；若队列中头部单元已完成已交付，则将头部单元清除出队列，并将交付完成信号发至所述记录模块，当冲刷交付更新开启时，更新数据搬运关系信息；若头部单元已失效，同样将其清除出队列，但不发送交付完成信号；当任一有效单元已完成已交付后，向处理器发送完成中断信号。
若该指令与队列中某单元目标加速器id相符，源头加速器id不符，将该单元信息替换为处理器指令对应信息，并将交付状态拉高，并将队列中与其预测源头加速器id相符的未完成预存储指令有效状态拉低，同时向所述检测模块预测单元发送冲刷与判定错误信号，当冲刷交付更新开启时，更新数据搬运关系信息；若该单元指令正在进行中，则中止目前进行指令，执行处理器发出指令；若该单元已完成，则中断目前进行指令，执行处理器发出指令，完成后继续进行上述被中断指令；若该单元未完成，则无额外操作。
若该指令与队列中某些单元源头加速器id相符，目标加速器id不符，则将此类单元中未完成且未交付的队列中最后一个单元替换为替换为处理器指令对应信息，并将交付状态拉高；若所有符合单元均已完成或已交付，则中断目前进行指令，执行处理器发出指令，完成后继续进行上述被中断指令。
若该指令与队列中所有单元均不相符，则中断目前进行指令，执行处理器发出指令，完成后继续进行上述被中断指令。
同时，对所述预存储指令信息存储队列所有单元设置倒数计数器，初始值可通过所述DMA控制器配置信息寄存器写入，新单元写入所述预存储指令信息存储队列时计数器数值设为初始值，处理器每发送一条搬运指令，所有未交付指令计数器减；本示例中为简化设计，仅查看头部单元计数器是否归零，若归零，向所述检测模块预测单元发送判定错误信号，当冲刷交付更新开启时，更新数据搬运关系信息；若该单元未完成，则将其有效状态拉低；若该单元已完成或正在进行中，则从所述记录模块中获取对应目标地址上次交付源头地址信息，将该单元中源头地址信息更换，将交付状态拉高，并中断目前进行指令，执行更改后指令，完成后继续进行上述被中断指令；若该单元为进行中单元，则中止进行指令，执行更改后指令。
所述DMA装置将重复以上过程直至所述预存储队列清空，若清空，DMA回归闲置状态，或仅接受处理器DMA数据搬运请求，作为常规DMA装置使用。

Claims (9)

1.一种辅助3D架构近存计算加速器系统的预存储DMA装置，包括DMA控制器、记录模块与预测模块；其特征在于：
所述DMA控制器作为内存映射IO设备接入系统总线，使所有DMA配置可通过处理器写入对应内存映射地址实现，所述预测模块存在内存映射IO端口接入系统总线，使处理器可发起预存储指令；
所述记录模块从所述DMA控制器获取所需配置信息，在开启记录模式时监测处理器向所述DMA发起的所有数据搬运请求，记录并更新不同地址块之间的数据搬运关系；所述记录模块存在外部写入接口，将上述搬运关系信息直接写入；
所述预测模块从所述DMA控制器获取所需配置信息，从所述记录模块中读取数据搬运关系信息，在处理器向所述预测模块发起预存储请求时，预测上述请求对应的数据搬运行为，将预测的数据搬运请求发至所述DMA控制器；
所述DMA控制器接收来自处理器的数据搬运请求，完成在不同地址段间的数据搬运，同时完成来自上述预测模块的数据搬运请求；并根据处理器搬运请求对预存储指令进行有效、完成、交付状态更新。
2.如权利要求1所述的辅助3D架构近存计算加速器系统的预存储DMA装置，其特征在于：所述DMA控制器包括：DMA配置信息内存映射寄存器、数据传输单元、预存储指令信息存储队列和指令判定单元。
3.如权利要求2所述的辅助3D架构近存计算加速器系统的预存储DMA装置，其特征在于：所述DMA配置信息内存映射寄存器，用于存储处理器发来的各项DMA装置可更改配置信息，使处理器运行期间可配置预存储执行行为。
4.如权利要求2所述的辅助3D架构近存计算加速器系统的预存储DMA装置，其特征在于：所述数据传输单元，用于根据预存储指令信息存储队列或处理器指令的信息，完成所需数据在指定内存地址间的搬运。
5.如权利要求2所述的辅助3D架构近存计算加速器系统的预存储DMA装置，其特征在于：所述预存储指令信息存储队列，用于存储未完成或已完成未交付、未冲刷的预存储指令信息，并存储其相应的有效/完成/交付状态。
6.如权利要求2所述的辅助3D架构近存计算加速器系统的预存储DMA装置，其特征在于：所述指令判定单元，用于根据处理器发出的数据搬运指令对预存储指令信息存储队列中的各个单元做出交付或冲刷判定，按判定结果发出冲刷/交付指令。
7.如权利要求4所述的辅助3D架构近存计算加速器系统的预存储DMA装置，其特征在于：所述数据传输单元在进行预存储指令前，向目标加速器完成状态内存映射寄存器发出读取请求，以确认目标地址可写入。
8.如权利要求1所述的辅助3D架构近存计算加速器系统的预存储DMA装置，其特征在于：所述记录模块包括：加速器信息存储模块，数据搬运关系记录模块，数据搬运监测模块；其中所述加速器信息存储模块，用于存储加速器系统基本信息，仅在全系统初始化时写入完成，在主机程序运行期间不可更改；所述数据搬运关系记录模块，用于记录各个加速器输出地址空间与其他加速器输入地址空间之间的关系；所述数据搬运监测模块，根据不同配置模式，监测处理器发出的数据搬运指令，根据各个加速器输出地址空间与其他加速器输入地址空间之间的关系更新所述数据搬运关系记录单元存储信息，或根据DMA控制器指令判定单元发出的冲刷/交付指令更新所述数据搬运关系记录单元存储信息，根据所述DMA控制器返回的判定错误信号，更新所述数据搬运关系记录单元存储信息。
9.如权利要求1所述的辅助3D架构近存计算加速器系统的预存储DMA装置，其特征在于：所述预测模块从处理器预存储指令中获取源加速器信息，用于发起目标加速器预测，生成预存储指令。
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