CN114649197A - 半导体结构、自支撑氮化镓层及其制备方法 - Google Patents

半导体结构、自支撑氮化镓层及其制备方法 Download PDF

Info

Publication number
CN114649197A
CN114649197A CN202210238479.7A CN202210238479A CN114649197A CN 114649197 A CN114649197 A CN 114649197A CN 202210238479 A CN202210238479 A CN 202210238479A CN 114649197 A CN114649197 A CN 114649197A
Authority
CN
China
Prior art keywords
gallium nitride
layer
vapor phase
phase epitaxy
gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210238479.7A
Other languages
English (en)
Inventor
罗晓菊
王颖慧
焦顺平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiate Semiconductor Technology Shanghai Co ltd
Original Assignee
Jiate Semiconductor Technology Shanghai Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiate Semiconductor Technology Shanghai Co ltd filed Critical Jiate Semiconductor Technology Shanghai Co ltd
Priority to CN202210238479.7A priority Critical patent/CN114649197A/zh
Publication of CN114649197A publication Critical patent/CN114649197A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/01—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes on temporary substrates, e.g. substrates subsequently removed by etching
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/042—Coating on selected surface areas, e.g. using masks using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/301—AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C23C16/303—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H01L2221/68386—Separation by peeling

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本申请涉及一种半导体结构、自支撑氮化镓层及其制备方法，该半导体结构的制备方法包括提供衬底，于衬底的表面形成图形化掩膜层，图形化掩膜层内具有开口；将衬底置于氢化物气相外延设备中；于开口内及图形化掩膜层背离衬底的表面形成氮化镓晶种层，氮化镓晶种层包括位于开口内的第一区域及位于图形化掩膜层表面的第二区域，第一区域内的位错密度大于第二区域内的位错密度；刻蚀氮化镓晶种层，去除全部或部分位于第一区域的氮化镓晶种层；向氢化物气相外延设备中通入掺杂气体，以形成掺杂厚膜氮化镓层。该半导体结构的制备方法能够提高掺杂厚膜氮化镓层的晶体质量，有助于后续掺杂厚膜氮化镓层的自动剥离，降低器件串联电阻，增大隧穿电流。

Description

半导体结构、自支撑氮化镓层及其制备方法
技术领域
本申请涉及半导体技术领域，特别是涉及一种半导体结构、自支撑氮化镓层及其制备方法。
背景技术
随着科学技术的发展，具有高频、高效率及大功率等优异性能的半导体器件应用领域越来越多。以氮化镓(GaN)为代表的第三代半导体材料具有禁带宽度宽、热导率高、耐腐蚀等优良的物理化学性能，在光电器件及微电子器件等方面具有广泛的应用前景。
目前，主要采用氢化物气相外延(Hydride vapor phase epitaxy，HVPE)的方法制备单晶氮化镓厚膜，HVPE制备单晶氮化镓在氢化物气相外延设备中进行，通过在氢化物气相外延设备中通入生长材料得到氮化镓单晶并沉积在衬底(或晶种)上外延形成氮化镓单晶；在上述方法中，有一种使用掩膜进行氮化镓生长的技术，即在异质衬底上镀一层掩膜，氮化镓无法在该掩膜上外延生长，只能在掩膜开口内生长，最后通过横向外延过生长技术进行闭合。
然而，这种方法在生长初期容易导致开口处上方和掩膜上方(譬如横向闭合处)位错不一致，进而影响质量的提高，产品性能难以满足要求。
发明内容
基于此，有必要针对现有技术中的上述不足之处，提供一种半导体结构、自支撑氮化镓层及其制备方法。
本申请根据一些实施例，提供一种半导体结构的制备方法，包括：
提供衬底；并于所述衬底的表面形成图形化掩膜层，所述图形化掩膜层内具有若干个开口；
将形成有所述图形化掩膜层的所述衬底置于氢化物气相外延设备中；
于所述开口内及所述图形化掩膜层背离所述衬底的表面形成氮化镓晶种层，所述氮化镓晶种层包括位于所述开口内的第一区域及位于所述图形化掩膜层背离所述衬底的表面的第二区域，所述第一区域内的位错密度大于所述第二区域内的位错密度；
刻蚀所述氮化镓晶种层，以将位于所述第一区域的所述氮化镓晶种层完全去除，或使得所述氮化镓晶种层位于所述第一区域的厚度小于所述氮化镓晶种层位于所述第二区域的厚度；
向所述氢化物气相外延设备中通入掺杂气体，以形成掺杂厚膜氮化镓层，所述掺杂厚膜氮化镓层填满所述开口并覆盖保留的所述氮化镓晶种层。
上述实施例提供的半导体结构的制备方法中，在对所得结构进行刻蚀，去除部分或全部第一区域的氮化镓晶种层之后，再以第二区域的氮化镓晶种层为晶种，再次进行横向外延生长以形成掺杂厚膜氮化镓层，这样能够避免氮化镓生长初期开口处上方和图形化掩膜层上方(譬如横向闭合处)位错不一致，影响质量的提高，产品性能难以满足要求的问题，提高掺杂厚膜氮化镓层的晶体质量，有助于后续掺杂厚膜氮化镓层的自动剥离；同时，还形成了掺杂厚膜氮化镓层，相较于非掺杂的氮化镓层，掺杂厚膜氮化镓层通过提高氮化镓的掺杂浓度，提升单位面积下的电子密度，从而能够降低器件串联电阻，增大隧穿电流。
在其中一个实施例中，所述于所述开口内及所述图形化掩膜层背离所述衬底的表面形成氮化镓晶种层，包括：
向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体，以于所述开口内及所述图形化掩膜层背离所述衬底的表面形成所述氮化镓晶种层。
在其中一个实施例中，所述刻蚀所述氮化镓晶种层，包括：
停止向所述氢化物气相外延设备中通入所述氨气，并持续向所述氢化物气相外延设备中通入所述氯化氢，利用所述氯化氢刻蚀所述氮化镓晶种层。
在其中一个实施例中，持续向所述氢化物气相外延设备中通入所述氯化氢的过程中，持续降低所述氯化氢的流量至预设流量，所述氯化氢以所述预设流量刻蚀所述氮化镓晶种层。
在其中一个实施例中，向所述氢化物气相外延设备中通入所述反应气体的同时，还向所述氢化物气相外延设备中通入载气，刻蚀所述氮化镓晶种层之后且形成所述掺杂厚膜氮化镓层之前还包括：
停止向所述氢化物气相外延设备中通入所述氯化氢气体，仅向所述氢化物气相外延设备中通入所述载气。
在其中一个实施例中，所述向所述氢化物气相外延设备中通入掺杂气体，以形成掺杂厚膜氮化镓层，包括：
继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体；
在继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体的至少一段时间内向所述氢化物气相外延设备中通入所述掺杂气体，以形成所述掺杂厚膜氮化镓层。
在其中一个实施例中，所述掺杂气体至少含有碳气体、含铁气体、含碳气体与预混气体的混合气体及含铁气体与预混气体的混合气体中的至少一种。
基于同样的发明构思，本申请还根据一些实施例，提供一种半导体结构，所述半导体结构采用如前述任一实施例所述的半导体结构的制备方法制备而得到。
基于同样的发明构思，本申请还根据一些实施例，提供一种自支撑掺杂氮化镓层的制备方法，包括：
采用如前述任一实施例所述的半导体结构的制备方法制备所述半导体结构；
将所述半导体结构进行降温处理，使得所述掺杂厚膜氮化镓层自动剥离，以得到自支撑掺杂氮化镓层。
基于同样的发明构思，本申请还根据一些实施例，提供一种自支撑掺杂氮化镓层，其特征在于，所述自支撑掺杂氮化镓层采用如前述实施例所述的自支撑掺杂氮化镓层的制备方法制备而得到。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请其中一个实施例提供的半导体结构的制备方法的流程图；
图2为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S20所得结构的截面结构示意图；
图3为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S30所得结构的截面结构示意图；
图4为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S40所得结构的截面结构示意图；
图5为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S50的流程图；
图6为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S502所得结构的截面结构示意图；图6亦为本申请其中一个实施例提供的半导体结构的截面结构示意图；
图7为本申请其中一个实施例提供的自支撑氮化镓层的制备方法的流程图。
附图标记说明：
10、衬底；20、图形化掩膜层；30、开口；40、氮化镓晶种层；401、第一区域；402、第二区域；50、掺杂厚膜氮化镓层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为在其它元件或层的表面时，其可以直接地在其它元件或层的表面，或者可以存在居间的元件或层。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
传统制备单晶氮化镓厚膜的方法在生长初期容易导致开口处上方和掩膜上方(譬如横向闭合处)位错不一致，进而影响质量的提高，产品性能难以满足要求。
基于现有技术中的上述不足之处，本申请根据一些实施例，提供一种半导体结构的制备方法。具体的，如图1所示，该制备方法可以包括如下步骤：
S10：提供衬底；并于衬底的表面形成图形化掩膜层，图形化掩膜层内具有若干个开口；
S20：将形成有图形化掩膜层的衬底置于氢化物气相外延设备中；
S30：于开口内及图形化掩膜层背离衬底的表面形成氮化镓晶种层，氮化镓晶种层包括位于开口内的第一区域及位于图形化掩膜层背离衬底的表面的第二区域，第一区域内的位错密度大于第二区域内的位错密度；
S40：刻蚀氮化镓晶种层，以将位于第一区域的氮化镓晶种层完全去除，或使得氮化镓晶种层位于第一区域的厚度小于氮化镓晶种层位于第二区域的厚度；
S50：向氢化物气相外延设备中通入掺杂气体，以形成掺杂厚膜氮化镓层，掺杂厚膜氮化镓层填满开口并覆盖保留的氮化镓晶种层。
在图形化掩膜层背离衬底的表面及开口内形成氮化镓晶种层的过程中，由于刚开始氮化镓只在开口处进行生长，竖向生长速率较大，以及外延生长的氮化镓与异质衬底之间的晶格失配，导致大量位错随着氮化镓的生长在垂直方向上延伸，形成位错集中，位错密度较高的第一区域；当沉积的氮化镓厚度超过图形化掩膜层的厚度时，氮化镓在竖向生长，慢慢变厚的同时，开始横向外延生长，随着横向生长速率增大，横向外延生长足够时间时，相邻开口处的氮化镓晶粒开始接触、连接及融合，而竖向生长的位错密度无法大幅弯曲传导至横向生长区域，因而在横向生长区域的氮化镓位错密度较低，形成了位错密度相较于第一区域较低的第二区域；上述实施例提供的半导体结构的制备方法中，在对所得结构进行刻蚀，去除部分或全部第一区域的氮化镓晶种层之后，再以第二区域的氮化镓晶种层为晶种，再次进行横向外延生长以形成掺杂厚膜氮化镓层，这样能够避免氮化镓生长初期开口处上方和图形化掩膜层上方(譬如横向闭合处)位错不一致，影响质量的提高，产品性能难以满足要求的问题，提高掺杂厚膜氮化镓层的晶体质量，有助于后续掺杂厚膜氮化镓层的自动剥离。
上述实施例提供的半导体结构的制备方法中，采用氢化物气相外延法(HVPE，Hydride Vapor Phase Epitaxy)制备氮化镓晶种层，不仅生长速率高，而且设备成本较低；同时，反应生成的氮化镓能够准确地沉积于图形化掩膜层的开口内，确保刚开始氮化镓只在开口处进行生长，竖向生长速率较大，而后在竖向生长，慢慢变厚的同时，再开始横向外延生长。
同时，上述实施例提供的半导体结构的制备方法中，还形成了掺杂厚膜氮化镓层，相较于非掺杂的氮化镓层，掺杂厚膜氮化镓层通过提高氮化镓的掺杂浓度，提升单位面积下的电子密度，从而能够降低器件串联电阻，增大隧穿电流。
对于步骤S10，请结合图1中的S10参阅图2，提供衬底10；并于衬底10的表面形成图形化掩膜层20，图形化掩膜层20内具有若干个开口30。
可以理解，本申请对于衬底10的材质并不做具体限定，衬底10可以包括硅衬底、蓝宝石衬底、碳化硅衬底、砷化镓衬底、氮化铝衬底或氮化镓衬底中的一种或几种。
本申请对于图形化掩膜层20的结构并不做具体限定，图形化掩膜层20可以为单层结构，此时，图形化掩膜层20可以为金属掩膜层、金属合金掩膜层、硅基氧化物掩膜层、硅基氮化物掩膜层、金属氧化物掩膜层或金属氮化物掩膜层等等中的任一种；图形化掩膜层20还可以是多层结构，此时，图形化掩膜层20中的每层均可以金属掩膜层、金属合金掩膜层、硅基氧化物掩膜层、硅基氮化物掩膜层、金属氧化物掩膜层或金属氮化物掩膜层等等中的任一种。需要说明的是，若图形化掩膜层20为多层结构，图形化掩膜层20中各层图形原则上一致，即使用同一图形的掩膜版进行制作图形化掩膜层20，但可以根据工艺允许其各层图形与所用掩膜版图形有不超过20％的形变量为合格。
具体的，图形化掩膜层20可以包括氧化硅层、硅的氮化物层(SiNx)、氧化钛层、钛的氮化物层、氧化锆层、锆的氮化物层、氧化铬层、铬的氮化物层或钨的氮化物层(WNx)等等中的一种或几种；更为具体的，图形化掩膜层20可以包括碳化硅层、氮化硅层、氮化钨层或氧化铬层等等中的一种或几种。
本申请对于图形化掩膜层20的厚度亦不做具体限定；在其中一个实施例中，图形化掩膜层20的厚度可以为10nm～1000nm，譬如10nm、50nm、70nm、300nm、500nm、700nm或1000nm等等。可以理解，上述数据仅作为示例，在实际实施例中图形化掩膜层20的厚度可以根据实际需要进行设定，并不以上述数据为限。
在其他实施例中，图形化掩膜层20还可以包括钛层、镍层、钨层、铬层、钴层或金层等等中的一种或几种；更为具体的，图形化掩膜层20包括钛层、镍层、钨层、铬层、钴层或金层。
本申请对于形成图形化掩膜层20的方式亦不做具体限定。可以采用但不限于分子束外延、蒸镀或溅射等工艺形成图形化掩膜层20。
同时，需要说明的是，开口30的形状可以根据实际需要进行设定，开口30的形状可以为圆形、椭圆形或边数大于3的等边形。
在其中一个实施例中，图形化掩膜层20内可以包括多个开口30，多个开口30可以规则排布，譬如，可以呈矩阵排列或六边形阵列排列等等；在其中一个实施例中，开口30图形的外切圆或者能覆盖住开口30的最小圆的直径在1um～100um之间，譬如1μm、20μm、50μm、80μm或100μm等等；在另一个实施例中，相邻各开口30的中心距离可以均相等，具体可以为1μm～100μm，更为具体的，可以为1μm、20μm、50μm、80μm或100μm等等；在另一个实施例中，也可以为相邻各开口30中心的横向距离相同，且相邻各开口30中心的纵向距离相同，但横向距离与纵向距离可以为不同；在其他可能的实施例中，开口30的形状可以呈条状开口，条状开口的宽度可以为1μm～10μm，具体可以为1μm、5μm或10μm，相邻开口30之间的间距可以为1μm～10μm，具体可以为1μm、5μm或10μm。
可选的，在图形化掩膜层20中，开口30的面积可以占图形化掩膜层20总面积的30％～90％；在其中一个实施例中，开口30的面积占图形化掩膜层20总面积的40％～80％，具体的，可以为40％、50％或60％等等。
对于步骤S20，请结合图1中的S20参阅图2，将形成有图形化掩膜层20的衬底10置于氢化物气相外延设备中。
对于步骤S30，请结合图1中的S30参阅图3，于开口30内及图形化掩膜层20背离衬底10的表面形成氮化镓晶种层40，氮化镓晶种层40包括位于开口30内的第一区域401及位于图形化掩膜层20背离衬底10的表面的第二区域402，第一区域401内的位错密度大于第二区域402内的位错密度。
具体的，在图形化掩膜层20背离衬底10的表面及开口30内形成氮化镓晶种层40的过程中，由于刚开始氮化镓只在开口30处进行生长，竖向生长速率较大，以及外延生长的氮化镓与异质衬底10之间的晶格失配，导致大量位错随着氮化镓的生长在垂直方向上延伸，形成位错集中，位错密度较高的第一区域401；当沉积的氮化镓厚度超过图形化掩膜层20的厚度时，氮化镓在竖向生长，慢慢变厚的同时，开始横向外延生长，随着横向生长速率增大，横向外延生长足够时间时，相邻开口30处的氮化镓晶粒开始接触、连接及融合，而竖向生长的位错密度无法大幅弯曲传导至横向生长区域，因而，在横向生长区域的氮化镓位错密度较低，形成了位错密度相较于第一区域401较低的第二区域402。
具体的，氮化镓晶种层40的生长温度可以根据实际需要进行设定；在其中一个实施例中，氮化镓晶种层40的生长温度大于800℃。
氮化镓晶种层40的厚度也可以根据实际需要进行设定；具体的，氮化镓晶种层40的厚度可以为1μm～250μm，譬如1μm、5μm、10μm、15μm、100μm、150μm、100μm或250μm等等。
可以理解，上述数据仅作为示例，在实际实施例中氮化镓晶种层40的生长温度及厚度均可以根据实际需要进行设定，并不以上述数据为限。
在其中一个实施例中，步骤S30可以包括向氢化物气相外延设备中通入包括氯化氢及氨气的反应气体的步骤，以于开口30内及图形化掩膜层20背离衬底10的表面形成氮化镓晶种层40。
具体的，向氢化物气相外延设备中通入的氯化氢及氨气的流量也可以根据实际需要进行设定；在其中一个实施例中，氨气的流量可以为0.5slm(Standard Liter perMinute，标准升每分钟)～10slm，譬如0.5slm、1slm、5slm或10slm等等；氯化氢的流量可以为20sccm(Standard Cubic Centimeter per Minute，标准毫升每分钟)～1000sccm，譬如20sccm、100sccm、250sccm、500sccm、750sccm或1000sccm等等。
氮化镓晶种层40的生长时间也可以根据实际需要进行设定；具体的，该生长时间可以为10min～5h，譬如10min、30min、1h、3h或5h等等。
在其中一个实施例中，氮化镓晶种层40的厚度也可以根据实际需要进行设定；具体的，氮化镓晶种层40的厚度可以为1μm～250μm，譬如1μm、5μm、10μm、15μm、100μm、150μm、100μm或250μm等等。可以理解，上述数据仅作为示例，在实际实施例中氮化镓晶种层40的厚度可以根据实际需要进行设定，并不以上述数据为限。
在其中一个实施例中，氢化物气相外延设备中包括镓舟区及衬底区，镓舟区放置于镓的镓舟，步骤S20所得结构位于衬底区；反应气体中的氯化氢经过镓舟区时与镓反应生成氯化镓，氯化镓在衬底区与氨气反应生成氮化镓晶种层40。
可以理解，上述数据仅作为示例，在实际实施例中向氢化物气相外延设备中通入的氯化氢及氨气的流量及氮化镓晶种层40的生长时间均可以根据实际需要进行设定，并不以上述数据为限。
对于步骤S40，请结合图1中的S40参阅图4，刻蚀氮化镓晶种层40，以将位于第一区域401的氮化镓晶种层40完全去除，或使得氮化镓晶种层40位于第一区域401的厚度小于氮化镓晶种层40位于第二区域402的厚度。
本申请对于步骤S40中刻蚀氮化镓晶种层40的方式并不做具体限定；在其中一个实施例中，可以停止向氢化物气相外延设备中通入氨气，并持续向氢化物气相外延设备中通入氯化氢，利用氯化氢刻蚀氮化镓晶种层40。
氯化氢对位错密度较高的第一区域腐蚀速率较高，上述实施例提供的半导体结构的制备方法中，利用生长气体氯化氢进行原位腐蚀，无需开炉操作，也无需为腐蚀提供额外的气体或管路，操作方便；通过控制氯化氢的流量及腐蚀时间，氮化镓晶种层40中第一区域的氮化镓被腐蚀得更快，进而第一区域的氮化镓晶种层40逐渐减少而内凹或被全部腐蚀掉，第二区域的氮化镓由于晶体质量比较好，且腐蚀速率较小而被保留，使得第二区域的氮化镓晶种层40厚度与第一区域相比较大，这样在后续工艺中，能够以高质量的第二区域的氮化镓晶种层40为晶种进行再次进行氮化镓的横向外延过生长以形成掺杂厚膜氮化镓层50，进一步提升掺杂厚膜氮化镓层50的晶体质量。
具体的，可以在氮化镓晶种层40生长完成之后，停止向氢化物气相外延设备中通入氨气，并持续向氢化物气相外延设备中通入氯化氢，保持一定时间；具体的，保持的时间可以为10s～100min，譬如，可以为10s、1min、10min、30min、50min、60min、80min或100min等等。
在上述实施例的基础上，可选的，在持续向氢化物气相外延设备中通入氯化氢的过程中，可以持续降低氯化氢的流量至预设流量，此时氯化氢以预设流量刻蚀氮化镓晶种层40。
上述停止向氢化物气相外延设备中通入氨气的操作与降低氯化氢流量的操作并无执行顺序上的限制，也即二者任一在前执行或同时执行也均是允许的；在其中一个实施例中，可以停止向氢化物气相外延设备中通入氨气，并保持0m in～30min之后，再降低氯化氢的流量；具体的，可以保持5min、10min、15min、20min或30min等等。
具体的，预设流量可以为1sccm～100sccm，譬如1sccm、10sccm、50sccm、80sccm或100sccm等等。可以理解，上述数据仅作为示例，在实际实施例中预设流量均可以根据实际需要进行设定，并不以上述数据为限。
本申请对于将氯化氢的流量从形成氮化镓晶种层40时所用的流量降低至预设流量所需的时间并不做具体限定。具体的，降低至预设流量所需的时间可以为10s～30min，譬如10s、30s、1min、5min、15min或30min等等。可以理解，上述数据仅作为示例，在实际实施例中氯化氢以预设流量刻蚀氮化镓晶种层40的时间可以根据实际需要进行设定，并不以上述数据为限；也就是说，可以在短时间内快速降低氯化氢的流量，也可以缓慢降低至预设流量。
在一个示例中，所述氯化氢以所述预设流量刻蚀所述氮化镓晶种层40的时间为10s～60min；具体的，可以为10s、1min、10min、20min、30min、40min、50min或60min等等。
在其中一个实施例中，步骤S40中氢化物气相外延设备中的温度低于步骤S30中氮化镓晶种层40的生长温度，即步骤S40中对氮化镓晶种层40进行刻蚀的过程中的刻蚀温度低于氮化镓晶种层40的生长温度及后续形成的掺杂厚膜氮化镓层的生长温度；可选的，步骤S40中对氮化镓晶种层40进行刻蚀过程中的刻蚀温度可以低于氯化氢与镓的反应温度，以确保氯化氢经过镓舟区时不与镓反应，使得氯化氢可以到达衬底区以对氮化镓晶种层40进行刻蚀，以确保刻蚀效果。
具体的，步骤S40中，可以先将氢化物气相外延设备中的温度从氮化镓晶种层40的生长温度逐步降温至刻蚀温度，达到刻蚀温度之后再执行对氮化镓晶种层40进行刻蚀的步骤。当然，在其他实施例中，也可以在降温的同时对氮化镓晶种层40进行刻蚀。
在其中一个实施例中，向氢化物气相外延设备中通入包括氯化氢及氨气的反应气体的同时，还向氢化物气相外延设备中通入载气；在此基础上，在步骤S40之后，且步骤S50之前，该制备方法还可以包括停止向氢化物气相外延设备中通入氯化氢气体，仅向氢化物气相外延设备中通入载气的步骤。
本申请对于载气的种类并不做具体限定。具体的，所用载气可以包括氢气、氮气、氦气和氩气中的一种或几种。可以理解，在实际实施例中载气的种类可以根据实际需要进行设定。更为具体的，在其中一个实施例中，所用载气包括氢气。
本申请对于仅向氢化物气相外延设备中通入载气的时间并不做具体限定。具体的，仅向氢化物气相外延设备中通入载气的时间可以为1min～30min，譬如1min、5min、15min或30min等等。可以理解，上述数据仅作为示例，在实际实施例中仅向氢化物气相外延设备中通入载气的时间可以根据实际需要进行设定，并不以上述数据为限。
同时，在停止向氢化物气相外延设备中通入氨气，并持续向氢化物气相外延设备中通入氯化氢的过程中，向氢化物气相外延设备中通入载气的流量可以与形成氮化镓晶种层40时相同，也可以不同。具体的，在其中一个实施例中，向氢化物气相外延设备中通入载气的流量与形成氮化镓晶种层40时相同。
对于步骤S50，如图5所示，步骤S50可以具体包括如下步骤：
S501：继续向氢化物气相外延设备中通入包括氯化氢及氨气的反应气体；
S502：在继续向氢化物气相外延设备中通入包括氯化氢及氨气的反应气体的至少一段时间内向氢化物气相外延设备中通入掺杂气体，以形成掺杂厚膜氮化镓层50，如图6所示。
具体的，在步骤S501中，可以先向氢化物气相外延设备中通入氨气气体，再通入氯化氢气体，通过调节氯化氢及氨气的流量至生长流量。
具体的，掺杂厚膜氮化镓层50的生长温度可以根据实际需要进行设定，在其中一个实施例中，掺杂厚膜氮化镓层50的生长温度大于900℃。
在其中一个实施例中，向氢化物气相外延设备中通入的氯化氢及氨气的流量可以根据实际需要进行设定；具体的，氨气的流量可以为1slm～30slm，譬如1slm、10slm、20slm或30slm等等；氯化氢的流量可以为100sccm～2000sccm，譬如100sccm、250sccm、500sccm、1000sccm或2000sccm等等。
在其中一个实施例中，掺杂厚膜氮化镓层50的生长时间可以根据实际需要进行设定；具体的，该生长时间可以为1h～50h，譬如1h、15h、25h、35h或50h等等。
可以理解，上述数据仅作为示例，在实际实施例中掺杂厚膜氮化镓层50的生长工艺条件并不以上述数据为限。
具体的，本申请对于步骤S502中向氢化物气相外延设备中通入的掺杂气体种类并不做具体限定；在其中一个实施例中，掺杂气体至少含有碳气体、含铁气体、含碳气体与预混气体的混合气体及含铁气体与预混气体的混合气体中的至少一种。
其中，含碳气体可以包括CnH2n+2(n＝1～10)，譬如甲烷(CH4)、乙烷(C2H6)、丙烷(C3H8)或丁烷(C4H10)中的一种或几种；本申请对于预混气体的种类和数量并不做具体限定，只要其不与其他气体发生反应即可；预混气体可以包括但不限于氢气、氮气、氦气或氩气等等中的一种或几种；在其中一个实施例中，含碳气体的体积含量为0.01％～99.99％之间；含铁气体可以包括但不限于含有二茂铁(Fe(C5H5)2)的气体。
当然，所述掺杂后面氮化镓层50中的掺杂类型除了如上所述的包括碳掺杂或铁掺杂的半绝缘掺杂之外，还可以为包括硅掺杂的N型掺杂。
在步骤S502通入掺杂气体的过程中，掺杂量(掺杂源的通入量)一直保持恒定，也可以逐渐升高；在其中一个掺杂量逐渐升高的实施例中，掺杂源的通入量可以匀速升高，也可以变速升高；在其他实施例中，还可以在通入掺杂气体过程中的某一个或几个时间段进行掺杂，掺杂量可以相同，也可以不同。
具体的，在步骤S502形成掺杂厚膜氮化镓层50的过程中，可以从生长掺杂厚膜氮化镓层50的开始就进行掺杂，也可以在生长掺杂厚膜氮化镓层50的过程中进行掺杂；在其中一个实施例中，还可以在开始生长掺杂厚膜氮化镓层50之后40min～1.5h进行掺杂。
需要说明的是，如果步骤S40中将氢化物气相外延设备中的温度降低至刻蚀温度，步骤S50中还需将氢化物气相外延设备中的温度升至掺杂厚膜氮化镓层50生长所需的温度，以确保掺杂厚膜氮化镓层50的生长。
请继续参阅图6，本申请还根据一些实施例，提供一种半导体结构；该半导体结构采用如前述任一实施例提供的半导体结构的制备方法制备而得到，前述半导体结构的制备方法所能实现的技术效果，该半导体结构也均能实现，此处不再详述。
基于同样的发明构思，本申请还根据一些实施例，提供一种自支撑掺杂氮化镓层的制备方法。具体的，请参阅图7，该自支撑掺杂氮化镓层的制备方法可以包括如下步骤：
S1：采用如前述任一实施例提供的半导体结构的制备方法制备半导体结构；
S2：将半导体结构进行降温处理，使得掺杂厚膜氮化镓层50自动剥离，以得到自支撑掺杂氮化镓层。
上述自支撑氮化镓层的制备方法中，采用前述任一实施例提供的半导体结构的制备方法制备半导体结构，因此，前述半导体结构的制备方法所能实现的技术效果，该自支撑氮化镓层的制备方法也均能实现，此处不再详述；通过降温处理，掺杂厚膜氮化镓层50能够由于与衬底10之间的热失配，而被自动剥离下来。
应该理解的是，虽然图1、图5及图7的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1、图5及图7中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
本申请还根据一些实施例，提供一种自支撑氮化镓层，该自支撑氮化镓层采用前述实施例提供的自支撑氮化镓层的制备方法制备而得到，因此，前述自支撑氮化镓层的制备方法所能实现的技术效果，该自支撑氮化镓层也均能实现，此处不再详述。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；并于所述衬底的表面形成图形化掩膜层，所述图形化掩膜层内具有若干个开口；
将形成有所述图形化掩膜层的所述衬底置于氢化物气相外延设备中；
于所述开口内及所述图形化掩膜层背离所述衬底的表面形成氮化镓晶种层，所述氮化镓晶种层包括位于所述开口内的第一区域及位于所述图形化掩膜层背离所述衬底的表面的第二区域，所述第一区域内的位错密度大于所述第二区域内的位错密度；
刻蚀所述氮化镓晶种层，以将位于所述第一区域的所述氮化镓晶种层完全去除，或使得所述氮化镓晶种层位于所述第一区域的厚度小于所述氮化镓晶种层位于所述第二区域的厚度；
向所述氢化物气相外延设备中通入掺杂气体，以形成掺杂厚膜氮化镓层，所述掺杂厚膜氮化镓层填满所述开口并覆盖保留的所述氮化镓晶种层。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，于所述开口内及所述图形化掩膜层背离所述衬底的表面形成氮化镓晶种层，包括：
向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体，以于所述开口内及所述图形化掩膜层背离所述衬底的表面形成所述氮化镓晶种层。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，刻蚀所述氮化镓晶种层，包括：
停止向所述氢化物气相外延设备中通入所述氨气，并持续向所述氢化物气相外延设备中通入所述氯化氢，利用所述氯化氢刻蚀所述氮化镓晶种层。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，持续向所述氢化物气相外延设备中通入所述氯化氢的过程中，持续降低所述氯化氢的流量至预设流量，所述氯化氢以所述预设流量刻蚀所述氮化镓晶种层。
5.根据权利要求3所述的半导体结构的制备方法，其特征在于，向所述氢化物气相外延设备中通入所述反应气体的同时，还向所述氢化物气相外延设备中通入载气，刻蚀所述氮化镓晶种层之后且形成所述掺杂厚膜氮化镓层之前还包括：
停止向所述氢化物气相外延设备中通入所述氯化氢气体，仅向所述氢化物气相外延设备中通入所述载气。
6.根据权利要求2至5中任一项所述的半导体结构的制备方法，其特征在于，向所述氢化物气相外延设备中通入掺杂气体，以形成掺杂厚膜氮化镓层，包括：
继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体；
在继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体的至少一段时间内向所述氢化物气相外延设备中通入所述掺杂气体，以形成所述掺杂厚膜氮化镓层。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述掺杂气体至少含有碳气体、含铁气体、含碳气体与预混气体的混合气体及含铁气体与预混气体的混合气体中的至少一种。
8.一种半导体结构，其特征在于，所述半导体结构采用如权利要求1至7中任一项所述的半导体结构的制备方法制备而得到。
9.一种自支撑掺杂氮化镓层的制备方法，其特征在于，包括：
采用如权利要求1至7中任一项所述的半导体结构的制备方法制备所述半导体结构；
将所述半导体结构进行降温处理，使得所述掺杂厚膜氮化镓层自动剥离，以得到自支撑掺杂氮化镓层。
10.一种自支撑掺杂氮化镓层，其特征在于，所述自支撑掺杂氮化镓层采用如权利要求9所述的自支撑掺杂氮化镓层的制备方法制备而得到。
CN202210238479.7A 2022-03-10 2022-03-10 半导体结构、自支撑氮化镓层及其制备方法 Pending CN114649197A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210238479.7A CN114649197A (zh) 2022-03-10 2022-03-10 半导体结构、自支撑氮化镓层及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210238479.7A CN114649197A (zh) 2022-03-10 2022-03-10 半导体结构、自支撑氮化镓层及其制备方法

Publications (1)

Publication Number Publication Date
CN114649197A true CN114649197A (zh) 2022-06-21

Family

ID=81992943

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210238479.7A Pending CN114649197A (zh) 2022-03-10 2022-03-10 半导体结构、自支撑氮化镓层及其制备方法

Country Status (1)

Country Link
CN (1) CN114649197A (zh)

Similar Documents

Publication Publication Date Title
JP3968968B2 (ja) 単結晶ＧａＮ基板の製造方法
KR100646696B1 (ko) 질화물 반도체 소자 및 그 제조방법
EP0745707B1 (en) Method for the growth of large single crystals
US8309439B2 (en) Nitride nanowires and method of producing such
JP4790909B2 (ja) 横方向成長による窒化ガリウム層の製造
US8008170B2 (en) Method for manufacturing semiconductor device
CN108010995A (zh) 一种基于石墨烯蓝宝石衬底的高光效led芯片
JP4656438B2 (ja) 単結晶ＧａＮ基板の製造方法と単結晶ＧａＮ基板
JP2004273661A (ja) 窒化ガリウム単結晶基板の製造方法
CN102694087A (zh) 电子器件及其制造方法
JPH04297023A (ja) 窒化ガリウム系化合物半導体の結晶成長方法
JP2008311541A (ja) 炭化珪素半導体基板の製造方法
JP4801306B2 (ja) 窒化ガリウム半導体構造体の製造方法および窒化ガリウム半導体構造体
CN111218643A (zh) 自支撑氮化镓层及其制作方法
CN109545933A (zh) 一种非极性图形化AlN/蓝宝石复合衬底及其制备方法
CN111663181B (zh) 一种氧化镓膜的制备方法及其应用
JP2012077345A (ja) Ｉｉｉ族窒化物半導体素子製造用基板およびｉｉｉ族窒化物半導体自立基板またはｉｉｉ族窒化物半導体素子の製造方法ならびにｉｉｉ族窒化物成長用基板
CN107195536B (zh) 自支撑氮化镓层及其制备方法
CN114649197A (zh) 半导体结构、自支撑氮化镓层及其制备方法
CN114628237A (zh) 半导体结构、自支撑氮化镓层及其制备方法
JP5418437B2 (ja) 単結晶ＧａＮ基板
KR20100102837A (ko) 질화물 반도체 기판 및 그 제조 방법과 이를 이용한 질화물반도체 소자
CN111312585B (zh) 一种低位错密度氮化物的外延层生长方法
US20210175077A1 (en) Semipolar or nonpolar group iii-nitride substrates
CN114743862A (zh) 半导体结构、自支撑氮化镓层及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination