CN114647048A - 封装结构的制作方法 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 212
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 230000008878 coupling Effects 0.000 claims abstract description 44
- 238000010168 coupling process Methods 0.000 claims abstract description 44
- 238000005859 coupling reaction Methods 0.000 claims abstract description 44
- 230000003287 optical effect Effects 0.000 claims abstract description 34
- 230000000712 assembly Effects 0.000 claims abstract description 14
- 238000000429 assembly Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 43
- 239000000463 material Substances 0.000 claims description 4
- 238000005286 illumination Methods 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 239000000853 adhesive Substances 0.000 description 9
- 230000001070 adhesive effect Effects 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 238000005520 cutting process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000013307 optical fiber Substances 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- 238000003466 welding Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000000708 deep reactive-ion etching Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
- G02B6/4201—Packages, e.g. shape, construction, internal or external details
- G02B6/4274—Electrical aspects
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- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
- G02B6/43—Arrangements comprising a plurality of opto-electronic elements and associated optical interconnections
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Abstract
本发明提供了一种封装结构的制作方法，所述方法包括：提供第一承载基板以及半导体晶片，所述半导体晶片包括多个第一半导体芯片，所述半导体晶片与第一承载基板临时键合，针对每个第一半导体芯片，将至少一个第二半导体芯片固定在该第一半导体芯片的第一表面的非光耦合区上，针对每个所述第一半导体芯片在所述半导体晶片上对应的区域边界，对所述半导体晶片进行划片，并将每个第二半导体芯片背离对应的第一半导体芯片的一侧表面与临时键合膜键合，然后将第一承载基板解键合以及去除临时键合膜，得到多个分离的芯片封装组件，实现了无塑封的3D芯片堆叠封装。
Description
技术领域
本发明涉及半导体封装领域，特别涉及一种封装结构的制作方法。
背景技术
随着半导体技术的日益发展，具有高的集成密度的封装结构越来越重要。例如，采用3D封装结构可以实现芯片与芯片之间的相互堆叠。
目前现有的硅光芯片中的电芯片(电子集成电路芯片，EIC，Electronicintegrated chip)和光芯片(光子集成电路芯片，PIC，Photonic integrated chip)由于采用不同的晶圆生成工艺制程，采用芯片级别的互连(例如打线或倒装的互连方式)来实现电芯片(EIC)与光芯片(PIC)之间的连接，形成三维互连结构。
在光芯片(PIC)和电芯片(EIC)的三维封装中，为了避免打薄光芯片(PIC)时造成翘曲从而导致光芯片(PIC)和电芯片(EIC)的连接点错位或失效，或者为了使光芯片(PIC)和电芯片(EIC)的封装具有较高的强度，通常需要在光芯片(PIC)表面形成塑封层。然而，光芯片(PIC)具有用于输入光的光纤耦合接口，直接对光芯片(PIC)的表面进行塑封会导致光纤耦合界面的损坏，从而导致光纤耦合接口的插入损耗大幅增加并影响光电芯片的实际使用。
而传统的无塑封的3D光电芯片则存在多层芯片堆叠过程中翘曲过大、良率低以及无法应用于大尺寸光子集成电路芯片和电子集成电路芯片之间的堆叠，同时也不利于实现具有“硅通孔”(Through Silicon Via，TSV)结构的超薄光子集成电路芯片的贴装。
发明内容
为了克服现有技术的不足，本发明的目的在于提供一种封装结构的制作方法，其可以实现无塑封的3D芯片堆叠封装，在防止所述第一半导体芯片发生翘曲的同时，还可以解决无塑封晶圆级3D芯片堆叠过程中的超薄半导体晶片发生破片的问题。
本发明的目的采用以下技术方案实现：
根据本发明的一方面，提供一种封装结构的制作方法，所述方法包括：
提供第一承载基板以及半导体晶片，所述半导体晶片包括多个第一半导体芯片，每个所述第一半导体芯片具有相对的第一表面和第二表面，所述第一表面上设置有光耦合区以及围绕所述光耦合区的非光耦合区，所述光耦合区内设置有光耦合接口，所述第二表面与所述第一承载基板临时键合；针对每个所述第一半导体芯片，提供与该第一半导体芯片对应的至少一个第二半导体芯片，并将所述至少一个第二半导体芯片固定在该第一半导体芯片的所述第一表面的所述非光耦合区上；针对每个所述第一半导体芯片在所述半导体晶片上对应的区域边界，从所述第一表面指向所述第二表面的方向上，对所述半导体晶片进行划片；将每个所述第二半导体芯片背离对应的第一半导体芯片的一侧表面与临时键合膜键合，随后将所述第一承载基板解键合；以及，去除所述临时键合膜，以得到多个分离的芯片封装组件，其中，每个所述芯片封装组件包括一个第一半导体芯片以及对应的至少一个第二半导体芯片。
可选地，每个所述第一半导体芯片的所述第二表面通过临时键合胶与所述第一承载基板临时键合，并且所述半划片的划片深度大于或等于所述半导体晶片的厚度，并小于或等于所述半导体晶片的厚度与所述临时键合胶的厚度之和。
可选地，所述临时键合膜包括光敏材料，以光照的方式去除所述临时键合膜。
进一步地，在得到多个分离的所述芯片封装组件之后，将每个所述芯片封装组件安装至对应的封装基板上。
进一步地，在将所述芯片封装组件安装至对应的封装基板上之后，将导光结构或者激光器芯片安装至所述第一半导体芯片的所述光耦合接口上。
进一步地，在将所述至少一个第二半导体芯片固定在对应的第一半导体芯片的所述第一表面的非光耦合区上之前，在每个所述第一半导体芯片内制作多个导电通道，并将每个所述导电通道的两侧表面分别从所述第一半导体芯片的两侧表面露出。
进一步地，在将每个所述导电通道的两侧表面从所述第一半导体芯片的表面露出之后，在每个所述导电通道露出的一侧表面上制作第一导电凸点。
进一步地，在每个所述导电通道露出的一侧表面上制作第一导电凸点之后，将每个所述第一半导体芯片靠近所述第一导电凸点的一侧表面与第二承载基板进行临时键合；以及，在每个所述第一半导体芯片的每个所述导电通道露出的另一侧表面上制作第二导电凸点。
进一步地，在每个所述第一半导体芯片的每个所述导电通道露出的另一侧表面上制作第二导电凸点之后，将所述第一半导体芯片靠近所述第二导电凸点的一侧表面与所述第一承载基板进行临时键合；以及，将所述第二承载基板解键合。
可选地，所述第一半导体芯片是光子集成电路芯片，所述第二半导体芯片是电子集成电路芯片。
本发明实施例提供的封装结构的制作方法，能够实现无塑封的3D芯片堆叠封装，在防止所述第一半导体芯片发生翘曲的同时，还可以解决无塑封晶圆级3D芯片堆叠过程中的超薄半导体晶片发生破片的问题，可以避免半导体晶片在悬空时切割而造成晶片损坏。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施方式。
图1是根据本发明实施例的封装结构的制作方法的流程图。
图2A-图2E是根据本发明实施例提供的封装结构的制作方法的制作工序示意图。
图3是根据本发明实施例提供的第一半导体芯片的平面结构示意图。
图4是根据本发明一实施例提供的晶圆级封装结构的俯视结构示意图。
图5是根据本发明一实施例提供的芯片级封装结构的示意图。
图6是根据本发明一实施例提供的芯片级封装结构与封装基板的连接示意图。
图7A-图7C是根据本发明又一实施例提供的封装结构的制作方法的制作工序示意图。
具体实施方式
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。本文中芯片的含义可以包括裸芯片。在涉及方法步骤时，本文图示的先后顺序代表了一种示例性的方案，但不表示对先后顺序的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
针对现有的光电芯片封装方式存在无法进行塑封、封装互连的可靠性较差、封装面积较大以及性能较差等问题，本发明实施例提出了一种带有光互连接口的封装结构的制作方法，并且采用将电芯片与光芯片堆叠后无需进行塑封，并保证了封装互连的可靠性。
为使本发明的目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1是根据本发明实施例的晶圆级封装结构的制作方法的流程图。所述封装结构的制作方法包括：
S101，提供第一承载基板以及半导体晶片，所述半导体晶片包括多个第一半导体芯片，每个所述第一半导体芯片具有相对的第一表面和第二表面，所述第一表面上设置有光耦合区以及围绕所述光耦合区的非光耦合区，所述光耦合区内设置有光耦合接口，所述第二表面与所述第一承载基板临时键合；
S102，针对每个所述第一半导体芯片，提供与该第一半导体芯片对应的至少一个第二半导体芯片，并将所述至少一个第二半导体芯片固定在该第一半导体芯片的所述第一表面的所述非光耦合区上；
S103，针对每个所述第一半导体芯片在所述半导体晶片上对应的区域边界，从所述第一表面指向所述第二表面的方向上，对所述半导体晶片进行划片；
S104，将每个所述第二半导体芯片背离对应的第一半导体芯片的一侧表面与临时键合膜键合，随后将所述第一承载基板解键合；以及，去除所述临时键合膜，以得到多个分离的芯片封装组件，其中，每个所述芯片封装组件包括一个第一半导体芯片以及对应的至少一个第二半导体芯片。
图2A-图2E是根据本发明一实施例提供的封装结构的制作方法的制作工序示意图。图3是根据本发明实施例提供的第一半导体芯片的平面结构示意图。图4是根据本发明一实施例提供的晶圆级封装结构的俯视结构示意图。图5是根据本发明一实施例提供的芯片级封装结构的示意图。
以下将结合图2A-图2E、图3、图4以及图5对本发明实施例进行详细说明。
在本发明实施例中，示例性地，所述第一半导体芯片102是光芯片(光子集成电路芯片，PIC)，其中，所述光芯片是用光子为信息载体进行信息的处理与数据的传送，其可以是基于硅的光芯片，所述第二半导体芯片103是电芯片(电子集成电路芯片，EIC)，其中，所述电芯片是用电子为信息载体进行信息的处理与数据的传送，例如基于硅的电芯片、基于锗的电芯片或者化合物半导体电芯片，通过将所述第一半导体芯片102和所述第二半导体芯片103进行堆叠可实现光芯片和电芯片的集成。
示例性地，请参阅图2A所示，首先提供第一承载基板200以及位于所述第一承载基板200之上的半导体晶片100，所述半导体晶片100包括多个第一半导体芯片102，每个所述第一半导体芯片102具有相对的第一表面102a和第二表面102b，所述第二表面102b通过键合胶201与所述第一承载基板200临时键合。
如图3所示，示例性地，所述第一半导体芯片102的第一表面102a上设置有光耦合区1024以及围绕所述光耦合区1024的非光耦合区1025，所述光耦合区1024内设置有光耦合接口104，外部光源提供的光可以通过光纤阵列(Fiber Array，FA)输入到光耦合接口104中，例如通过与光耦合接口104内的光栅耦合器耦合进第一半导体芯片102。需要说明的是，在其他实施例中，也可以在光耦合接口104内相应的设置其他用于传输光信号的光互连接口或者器件。
如图2B-图2C所示，针对每个所述第一半导体芯片102，提供与该第一半导体芯片102对应的至少一个第二半导体芯片103，并将所述至少一个第二半导体芯片103固定在该第一半导体芯片102的所述第一表面102a的所述非光耦合区1025上，例如可以采用焊接或者其他方式进行固定。本发明实施例中，所述第二半导体芯片103采用倒装焊接的方式焊接到所述第一半导体芯片102上。可选地，在每个所述第二半导体芯片103与所述第一表面102a之间的缝隙处填充底胶(under fill)以进一步地加固每个所述第二半导体芯片103。
本发明实施例中示意了在所述第一半导体芯片102上方形成一个所述第二半导体芯片103，在实际使用中，可以是多于一个的所述第二半导体芯片103，例如2个、3个、4个或者更多，可以根据实际需要灵活选择。
结合图2C及图4所示，在本发明实施例中，针对每个所述第一半导体芯片102在所述半导体晶片100上对应的区域边界，从所述第一表面102a指向所述第二表面102b的方向上，对所述半导体晶片进行划片，也可以是对所述半导体晶片100连同所述第一承载基板200整体进行半划片(即不完全切透)。所述半划片的划片深度大于或等于所述半导体晶片100的厚度，并小于或等于所述半导体晶片100的厚度与所述临时键合胶201的厚度之和。如此，可以使得经过划片的半导体晶片仍然保持在整体的键合胶层上，方便固定、转移以及后续工艺。以使得在平行于所述第一表面102a的方向上，每个所述第一半导体芯片102与相邻的所述第一半导体芯片102之间存在间隙。每个所述第一半导体芯片102的第二表面102b仍通过键合胶201固定在所述第一承载基板200上，这种固定可不用在第一表面102a上设置塑封胶体，可以实现无塑封封装，避免在第一表面102a设置塑封胶体时，可能对光耦合区1025造成不良影响。
如图2D所示，将已经经受了所述半划片的所述半导体晶片100连同所述第一承载基板200整体进行翻转，并将每个所述第二半导体芯片103背离对应的第一半导体芯片102的一侧表面与临时键合膜500键合。具体地，可在所述临时键合膜500即将与所述第二半导体芯片103相键合的表面设置有粘合剂，通过粘合剂使得每个所述第二半导体芯片103背离对应的第一半导体芯片102的一侧表面与临时键合膜500键合。
如图2E所示，在将每个所述第二半导体芯片103背离对应的第一半导体芯片102的一侧表面与临时键合膜500键合之后，将所述第一承载基板200解键合，以及去除所述临时键合膜500，以得到多个分离的芯片封装组件，具体地，如图5所示，每个所述芯片封装组件1000包括一个第一半导体芯片102以及对应的至少一个第二半导体芯片103。
示例性地，如图2E所示，所述临时键合膜500可以由光敏材料构成，以光照的方式去除所述临时键合膜500。具体地，所述临时键合膜500可有通过激光或者紫外光照射的方式发生分解，然后自动消失，无需剥离处理，制作流程简单。
在传统的用于光子计算的3D芯片封装方案中，通常将一个或者多个电子集成电路芯片和一个光子集成电路芯片堆叠在基板上。由于电子集成电路芯片和光子集成电路芯片都是硅衬底材质，而基板一般为玻璃或者有机材质，故当下层的光子集成电路芯片焊接在基板上后会发生形变现象(在焊接过程中的升温会使焊接后的装配体产生形变，进而导致上层电子集成电路芯片的焊接区域不平)。然而，为了适应3D芯片封装的要求，业界普遍采用的光子集成电路芯片的厚度一般都比较薄，并且在电子集成电路芯片的焊接工艺中所使用的焊点往是很薄的焊料，通常只有几十微米。故该位于电子集成电路芯片与光子集成电路芯片之间的焊点很难容忍这种基础装配体的形变，往往会出现电子集成电路芯片上的焊点断裂或者脱焊的问题，导致整个半导体装置发生短路或者断路。因此，传统的3D芯片堆叠封装中，多层芯片堆叠过程中易发生翘曲过大、良率低等问题，并且在无塑封的芯片堆叠切割过程中，还容易发生由于切割应力所导致超薄半导体晶片崩碎的风险，进而导致超薄半导体晶片发生破片的问题。
有鉴于此，本发明的目的是为了能够提高具有3D封装的半导体装置中上下堆叠的半导体芯片相互之间的电连接的可靠性以及防止在对3D晶圆级堆叠封装进行切割时所导致的超薄半导体晶片发生破片的问题。
本发明实施例所提供的封装结构为3D晶圆级堆叠封装，其下层包括第一承载基板200以及半导体晶片100，所述半导体晶片100包括多个第一半导体芯片102，该半导体晶片100上的多个第一半导体芯片构成一个整体结构，不仅能够为与每个第一半导体芯片102对应的至少一个第二半导体芯片103提供一个平坦的焊接表面，而且也能够避免在将所述第二半导体芯片103在焊接至所述第一半导体102上升温过程中所导致的第一半导体芯片102发生翘曲的问题，此外，针对每个所述第一半导体芯片102在所述半导体晶片100上对应的区域边界，对所述半导体晶片100200进行划片，使得在平行于所述第一表面102a的方向上，每个第一半导体芯片102与相邻的第一半导体芯片102之间具有间隙，然后将第二半导体芯片103与临时键合膜500键合，并将第一承载基板200解键合，最后去除临时键合膜500，从而得到多个分离的芯片封装组件，实现了无塑封的3D芯片堆叠封装，并可以解决无塑封晶圆级3D芯片堆叠过程中的超薄半导体晶片100发生破片的问题以及在将半导体晶片100连同第二半导体芯片103翻转后切割会导致的超薄半导体晶片100在悬空时切割而造成晶片损坏。
图6是根据本发明一实施例提供的芯片级封装结构与封装基板的连接示意图。
如图6所示，所述封装结构的制作方法还包括：在得到多个分离的芯片封装组件1000之后，将每个所述芯片封装组件1000安装至对应的封装基板700上。
进一步地，在将至少一个具有第二导电凸点1023的芯片封装组件1000与封装基板700上的电连接点接合后，将导光结构600或者激光器芯片安装至所述光耦合接口104上。
示例性地，该导光结构600为光纤阵列(Fiber Array，FA)。可选地，该导光结构600可以是棱镜，其通过激光整合的方法将激光束引导到光耦合结构104，具体地，激光器芯片发出的激光束穿过透镜并入射到棱镜，所述棱镜将所述激光束通过光耦合接口104耦合进入所述第一半导体芯片102。
可选地，可以将激光器芯片直接安装在光耦合接口104上方，使激光器芯片发出的激光束对准所述光耦合接口104，所述激光束可以直接耦合到所述第一半导体芯片102。将激光器芯片安装在光耦合接口104上方，可以大大简化器件结构，提高集成度。此时，所述至少一个裸硅片400还可用于支撑及固定该导光结构600。
图7A-图7C是根据本发明又一实施例提供的封装结构的制作方法的制作工序示意图。
如图7A-图7C所示，本发明实施例提供的封装结构的制作方法还包括：在将所述至少一个第二半导体芯片103固定在对应的第一半导体芯片102的所述第一表面102a的非光耦合区1025上之前，在每个所述第一半导体芯片102内制作多个导电通道1021，并将每个所述导电通道1021的两侧表面分别从所述第一半导体芯片102的两侧表面露出。导电通道1021可以由多段导电层连接而成，在多个工序中分别制造。
具体地，当第一半导体芯片102为基于硅的光芯片时，在第一半导体芯片102中的衬底中制作多个导电通孔，导电通孔可以作为导电通道的一部分，该导电通孔在制造时可采用“硅通孔”(Through Silicon Via，TSV)技术，TSV是一项高密度封装技术，正在逐渐取代目前工艺比较成熟的引线键合技术，被认为是第四代封装技术。TSV技术通过铜、钨、多晶硅等导电物质的填充，实现硅通孔的垂直电气互连。硅通孔技术可以通过垂直互连减小互联长度，减小信号延迟，降低电容/电感，实现芯片间的低功耗、高速通信，增加宽带和实现器件集成的小型化。TSV工艺可以包括深硅刻蚀形成微孔或盲孔、绝缘层/阻挡层/种子层的沉积、深孔填充、化学机械抛光、减薄、以及再分布引线制备等工艺技术，在光芯片中形成导电通孔的工艺方法包括但不限于激光刻蚀、深反应离子刻蚀等，在形成导电通孔后再采用例如深孔填充等工艺进行导电材料(例如金属)的填充。本发明在此不再赘述。
如图7A所示，在将每个所述导电通道1021的两侧表面从所述第一半导体芯片102的表面露出之后，在每个所述导电通道101露出的一侧表面上制作第一导电凸点1022。该第一导电凸点1022例如是焊盘(金属凸块)或焊球等。在每个所述导电通道1021露出的表面上制作第一导电凸点1022，以实现所述导电通道1021与外部电连接点进行电连接。将具有至少一个第一导电凸点1022的第一半导体芯片102的第一表面102a通过键合胶301与第二承载基板300临时键合。
如图7B所示，在将具有至少一个第一导电凸点1022的第一半导体芯片102与第二承载基板300临时键合之后，在所述第一半导体芯片102的每个所述导电通道1021露出的另一侧表面上制作第二导电凸点1023。
如图7C所示，在所述第一半导体芯片102的每个所述导电通道1021露出的另一侧表面上制作第二导电凸点1023之后，将具有至少一个第二导电凸点1023的第一半导体芯片102的第二表面102b通过键合胶201与第一承载基板200临时键合，以及，将所述第二承载基板300解键合，从而得到如图2A所示的具有第一承载基板200以及由多个第一半导体芯片构成的半导体晶片100组成的结构。
具体地，结合图2A-图2E所示，在所述第二半导体芯片103的一侧制作多个第三导电凸点1032，其中，所述多个第三导电凸点1032与每个所述导电通道1021上的第一导电凸点1022一一对应。将每个所述第三导电凸点1032与对应的所述第一导电凸点1022相键合，以将所述第二半导体芯片103与所述第一半导体芯片102固定连接在一起。
本发明实施例中，所述第二半导体芯片103采用倒装焊接的方式焊接到所述第一半导体芯片102上。将每个所述第三导电凸点1032与对应的所述第一导电凸点1022相键合，其键合的方式可以采用热压焊(TCB,Thermal Compress Bonding)、回流焊、激光键合或者金属直接键合等方式。如果所述第二半导体芯片103有金属焊球或者金属凸块等，还需要做底部填充的工艺。应理解，根据实际需要，还可以将多颗第二半导体芯片103连接到同一颗第一半导体芯片102上。
需要说明的是，上述所述多个第三导电凸点1032与每个所述导电通道1021上的第一导电凸点1022一一对应是为了电信号端子连接时进行一一对应连接，并非完全限定为上、下投影位置上的一一对应。应理解，当所述多个第三导电凸点1032与每个所述导电通道1021上的第一导电凸点1022、下投影位置也对应时，第一半导体芯片102与所述第二半导体芯片10上、下垂直互连，所需要的连接距离最短，因此，可以避免所述第一半导体芯片102与所述第二半导体芯片103之间由于连接线过长所引起的阻抗较大，限制了电流的通过能力等问题，从而减少了所述第一半导体芯片102与所述第二半导体芯片103上、下互连的损耗。
由上述内容可知，本发明实施例提供的封装结构的制作方法，所述方法包括：提供第一承载基板以及由多个第一半导体芯片构成的半导体晶片，所述半导体晶片与第一承载基板临时键合，针对每个第一半导体芯片，将至少一个第二半导体芯片固定在该第一半导体芯片的第一表面的非光耦合区上，针对每个所述第一半导体芯片在所述半导体晶片上对应的区域边界，对所述半导体晶片进行划片，将每个第二半导体芯片背离对应的第一半导体芯片的一侧表面与临时键合膜键合，然后将第一承载基板解键合以及去除临时键合膜，得到多个分离的芯片封装组件，实现了无塑封的3D芯片堆叠封装，并可以解决无塑封晶圆级3D芯片堆叠过程中的超薄半导体晶片发生破片的问题以及超薄半导体晶片悬空时切割而造成晶片损坏。
上文仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围，凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的权利要求范围内。
Claims (10)
1.一种封装结构的制作方法，其特征在于，所述方法包括：
提供第一承载基板以及半导体晶片，所述半导体晶片包括多个第一半导体芯片，每个所述第一半导体芯片具有相对的第一表面和第二表面，所述第一表面上设置有光耦合区以及围绕所述光耦合区的非光耦合区，所述光耦合区内设置有光耦合接口，所述第二表面与所述第一承载基板临时键合；
针对每个所述第一半导体芯片，提供与该第一半导体芯片对应的至少一个第二半导体芯片，并将所述至少一个第二半导体芯片固定在该第一半导体芯片的所述第一表面的所述非光耦合区上；
针对每个所述第一半导体芯片在所述半导体晶片上对应的区域边界，从所述第一表面指向所述第二表面的方向上，对所述半导体晶片进行划片；
将每个所述第二半导体芯片背离对应的第一半导体芯片的一侧表面与临时键合膜键合，随后将所述第一承载基板解键合；以及，
去除所述临时键合膜，以得到多个分离的芯片封装组件，其中，每个所述芯片封装组件包括一个第一半导体芯片以及对应的至少一个第二半导体芯片。
2.如权利要求1所述的封装结构的制作方法，其特征在于，每个所述第一半导体芯片的所述第二表面通过临时键合胶与所述第一承载基板临时键合，并且所述划片的划片深度大于或等于所述半导体晶片的厚度，并小于或等于所述半导体晶片的厚度与所述临时键合胶的厚度之和。
3.如权利要求1或2所述的封装结构的制作方法，其特征在于，
所述临时键合膜包括光敏材料，以光照的方式去除所述临时键合膜。
4.如权利要求3所述的封装结构的制作方法，其特征在于，所述方法还包括：
在得到多个分离的所述芯片封装组件之后，将每个所述芯片封装组件安装至对应的封装基板上。
5.如权利要求4所述的封装结构的制作方法，其特征在于，所述方法还包括：
在将所述芯片封装组件安装至对应的封装基板上之后，将导光结构或者激光器芯片安装至所述第一半导体芯片的所述光耦合接口上。
6.如权利要求1所述的封装结构的制作方法，其特征在于，所述方法还包括：
在将所述至少一个第二半导体芯片固定在对应的第一半导体芯片的所述第一表面的非光耦合区上之前，在每个所述第一半导体芯片内制作多个导电通道，并将每个所述导电通道的两侧表面分别从所述第一半导体芯片的两侧表面露出。
7.如权利要求6所述的封装结构的制作方法，其特征在于，所述方法还包括：
在将每个所述导电通道的两侧表面从所述第一半导体芯片的表面露出之后，在每个所述导电通道露出的一侧表面上制作第一导电凸点。
8.如权利要求7所述的封装结构的制作方法，其特征在于，所述方法还包括：
在每个所述导电通道露出的一侧表面上制作第一导电凸点之后，将每个所述第一半导体芯片靠近所述第一导电凸点的一侧表面与第二承载基板进行临时键合；以及，
在每个所述第一半导体芯片的每个所述导电通道露出的另一侧表面上制作第二导电凸点。
9.如权利要求8所述的封装结构的制作方法，其特征在于，所述方法还包括：
在每个所述第一半导体芯片的每个所述导电通道露出的另一侧表面上制作第二导电凸点之后，将所述第一半导体芯片靠近所述第二导电凸点的一侧表面与所述第一承载基板进行临时键合；以及，
将所述第二承载基板解键合。
10.如权利要求1所述的封装结构的制作方法，其特征在于，
所述第一半导体芯片是光子集成电路芯片，所述第二半导体芯片是电子集成电路芯片。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210253932.1A CN114647048B (zh) | 2022-03-15 | 2022-03-15 | 封装结构的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202210253932.1A CN114647048B (zh) | 2022-03-15 | 2022-03-15 | 封装结构的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114647048A true CN114647048A (zh) | 2022-06-21 |
| CN114647048B CN114647048B (zh) | 2023-12-26 |
Family
ID=81994443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210253932.1A Active CN114647048B (zh) | 2022-03-15 | 2022-03-15 | 封装结构的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114647048B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024022113A1 (zh) * | 2022-07-25 | 2024-02-01 | 上海曦智科技有限公司 | 片上光互连结构及其制作方法 |
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| CN113960715A (zh) * | 2021-12-23 | 2022-01-21 | 杭州光智元科技有限公司 | 封装结构的制作方法及封装结构 |
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| CN114647048B (zh) | 2023-12-26 |
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