CN114638183A - 一种采用单pin脚观测芯片内部多个信号的装置及方法 - Google Patents

一种采用单pin脚观测芯片内部多个信号的装置及方法 Download PDF

Info

Publication number
CN114638183A
CN114638183A CN202210500012.5A CN202210500012A CN114638183A CN 114638183 A CN114638183 A CN 114638183A CN 202210500012 A CN202210500012 A CN 202210500012A CN 114638183 A CN114638183 A CN 114638183A
Authority
CN
China
Prior art keywords
mux
pin
frequency division
clock frequency
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202210500012.5A
Other languages
English (en)
Other versions
CN114638183B (zh
Inventor
田丰
潘明方
熊海峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Taisi Microelectronics Co ltd
Original Assignee
Shanghai Taisi Microelectronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Taisi Microelectronics Co ltd filed Critical Shanghai Taisi Microelectronics Co ltd
Priority to CN202210500012.5A priority Critical patent/CN114638183B/zh
Publication of CN114638183A publication Critical patent/CN114638183A/zh
Application granted granted Critical
Publication of CN114638183B publication Critical patent/CN114638183B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/333—Design for testability [DFT], e.g. scan chain or built-in self-test [BIST]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明公开了一种采用单PIN脚观测芯片内部多个信号的装置及方法，所述装置包括：MUX选择模块、时钟分频模块、控制模块；所述控制模块包括：MCU、选择控制单元、寄存器，所述MCU控制寄存器通过选择控制单元选择MUX选择模块的每一级的MUX输出，本发明通过复用芯片内已有的时钟分频模块，通过PIN脚输出时钟分频信号，计算时钟分频信号的频率计算出待测信号向量的值，在无需额外增加调试接口硬件资源的情况下，有效实现了使用单个PIN脚可以观测多个信号的状态变化，减少了芯片测试功能占用的PIN脚的个数，减少了对外部测试设备的需求，增加了芯片开发时PIN脚分布灵活性。

Description

一种采用单PIN脚观测芯片内部多个信号的装置及方法
技术领域
本发明涉及一种芯片设计技术领域，具体为一种采用单PIN脚观测芯片内部多个信号的装置及方法。
背景技术
芯片开发调试过程中需要能够观测尽可能多的芯片内部关键信号，根据信号值推断出芯片内部的工作状态，从而更加直观快速地理解调试过程中遇到的问题，确定出现问题的原因。
目前的技术方法是把待观测信号直接送到PIN脚(引脚）或通过MUX(多路复用器)选择后送到PIN脚直接观测，该技术方法存在着一定的缺陷：第一，单个PIN脚在固定配置条件下只能观测一个信号的状态，观测多个信号需要同时使用多个PIN脚；第二，通过芯片外部额外增加硬件设备调试接口连接芯片，读取芯片内部寄存器状态，该方式只能读取寄存器状态，很多关键信号通过寄存器读取不到；第三，占用过多正常使用的PIN脚，影响芯片开发时其他正常使用PIN脚的分布，增加了硬件消耗；
现有技术已经不能满足现阶段人们的需求，基于现状，急需对现有技术进行改革。
发明内容
本发明的目的在于提供一种采用单PIN脚观测芯片内部多个信号的装置及方法，用于观测变化频率较低的准静态信号，以解决上述背景技术中提出的问题。
本发明提供如下技术方案：
一种采用单PIN脚观测芯片内部多个信号的装置，包括：MUX(多路复用器)选择模块、时钟分频模块、控制模块；
所述控制模块包括：MCU（微控制单元）、选择控制单元、寄存器，所述MCU控制寄存器通过选择控制单元选择MUX选择模块的每一级的MUX输出；
所述时钟分频模块包括：初始输入时钟，时钟分频系数、分频输出时钟；所述时钟分频模块为芯片内原有时钟，通过复用芯片内的原有时钟作时钟分频输出，节省片内硬件资源。
所述MUX选择模块包括多级MUX：测试MUX、时钟分频MUX和PIN脚MUX；其中，所述测试MUX为第一级MUX，且所述时钟分频MUX为次后级MUX，且所述PIN脚MUX为最后级MUX，且MUX选择模块的每一级MUX均通过选择控制单元耦接控制模块，控制模块通过选择控制单元实现选择每一级的MUX传输数据；
所述测试MUX的输入端均加载待测信号向量，且MUX选择模块中的测试MUX的输出端作为时钟分频MUX的其中一路输入端，且所述时钟分频MUX的另一路输入端加载时钟分频系数；
所述MUX选择模块的时钟分频MUX的输出端耦接时钟分频模块的其中一路输入端，且时钟分频模块的另一路输入端加载输入功能时钟信号，且时钟分频模块的输出端耦接PIN脚MUX的其中一路输入端，且PIN脚MUX的另一路输入端加载功能信号，且PIN脚MUX的输出端耦接MCU的一路PIN脚。
另一方面，本发明提供如下技术方案一种采用单PIN脚观测芯片内部多个信号的方法，用于实现一个PIN脚可以观测N个信号的状态向量的变化，具体步骤如下：
MCU通过控制寄存器选择测试MUX选择输入的不同待测信号向量；
MCU通过控制寄存器选择时钟分频MUX使能选择输出测试MUX选择输入的正常分频系数或待测信号向量；
在非测试模式下，选择输入正常分频系数在测试模式下选择输入待测信号向量；
当选择待测信号向量时，MCU通过控制寄存器选择时钟分频MUX使能选择输出测试MUX选择输入的待测信号向量并传输给时钟分频模块，时钟分频模块输出时钟分频信号给PIN脚MUX；
MCU通过控制寄存器选择PIN脚MUX使能选择输出时钟分频信号或正常的功能信号，PIN脚MUX通过PIN脚传输给控制模块，控制模块根据时钟频率计算出对应待测信号向量的值。
本发明通过复用芯片内已有的时钟分频模块，通过PIN脚输出时钟分频信号，计算时钟分频信号的频率计算出待测信号向量的值，在无需额外增加调试接口硬件资源的情况下，有效实现了使用单个PIN脚可以观测多个信号的状态变化，减少了芯片测试功能占用的PIN脚的个数，减少了对外部测试设备的需求，增加了芯片开发时PIN脚分布灵活性。
附图说明
图1为本发明电路结构框图示意图；
图2为本发明时钟分频位宽为4时电路结构框图示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
芯片的PIN脚数量是一种宝贵的资源，测试占用的引脚数越少越好，一方面，本发明提供一种技术方案实现单PIN脚观测芯片内部多个信号的装置，占用最少单个PIN脚的观测方式，可以提高芯片开发时的引脚分布灵活性，同时可以提高每个PIN脚的观测效率；
参考图1，本发明提供如下一种技术方案，一种采用单PIN脚观测芯片内部多个信号的装置，包括：MUX选择模块、时钟分频模块、控制模块；
所述控制模块包括：MCU、选择控制单元、寄存器，所述MCU控制寄存器通过选择控制单元选择MUX选择模块的每一级的MUX输出，寄存器存储MCU（例如单片机）运行过程的临时数据，且MCU通过汇编指令编写进行设置寄存器选择输出，且选择控制单元在使用c语言编程时可以直接由单片机自动分配选择输出，此技术为常规技术不再详细阐述；
所述时钟分频模块包括：初始输入时钟，分频系数、分频输出时钟；
所述MUX选择模块包括多级MUX，测试MUX、时钟分频MUX和PIN脚MUX；其中，所述测试MUX为第一级MUX，且所述时钟分频MUX为次后级MUX，且所述PIN脚MUX为最后级MUX，所述时钟分频MUX位于所述测试MUX之后，并位于所述PIN脚MUX之前，且第一级MUX与次后级MUX之间根据实际需求可以增加第二级MUX、第三级MUX等，例如，当第一级MUX包括两个测试MUX时，增加第二级MUX时，MCU通过控制寄存器选择第二级MUX选择使能输出第一级MUX中的其中一个测试MUX的待测信号向量并传输给时钟分频MUX；MUX选择模块的每一级MUX均通过选择控制单元耦接控制模块，控制模块通过选择控制单元实现选择每一级的MUX传输数据；
所述测试MUX的输入端均加载待测信号向量，且测试MUX的输出端作为时钟分频MUX的其中一路输入端，且所述时钟分频MUX的另一路输入端加载时钟分频系数；
所述时钟分频MUX的输出端耦接时钟分频模块的其中一路输入端，且时钟分频模块的另一路输入端加载输入功能时钟信号，且时钟分频模块的输出端耦接PIN脚MUX的其中一路输入端，且PIN脚MUX的另一路输入端加载功能信号，且PIN脚MUX的输出端耦接MCU的一路PIN脚；
本发明利用时钟分频模块，在测试时，使用N位位宽的待测信号向量替代时钟分频MUX输入的N位时钟分频系数，并把时钟分频信号通过PIN脚引出，通过输出的时钟分频信号的频率计算出待测信号向量的值；
本发明公开一具体实施例，详细的阐述说明本技术方案通过一个PIN脚可以实现观测多个信号向量；
参考图2，本实施例提供了4个待测信号向量：test_bus0~test_bus3，且test_bus0~test_bus3的位宽和时钟分频模块的时钟分频系数的位宽相同，且待测信号向量test_bus0~test_bus3加载到MUX选择模块的测试MUX的输入端；clk_32k为一个时钟源，频率为32KHz,并加载到时钟分频模块的一路输入端；div_reg为时钟分频系数，加载到MUX选择模块的时钟分频MUX的一路输入端，且时钟分频信号的频率clk_div = clk32k/(div_reg +1)；本实施例中选择控制单元包括：test_bus_sel和test_en，其中，test_bus_sel 为待测信号向量的选择信号，test_en为选择使能信号，MCU控制寄存器通过test_bus_sel选择要测试的待测信号向量test_bus0~test_bus3，MCU控制寄存器通过test_en选择每一级的MUX输出，本实施例中的MUX选择模块包括：测试MUX、时钟分频MUX和PIN脚MUX；其中，测试MUX为第一级MUX，时钟分频MUX为次后级MUX，PIN脚MUX为最后级MUX，MCU控制寄存器通过test_en选择时钟分频MUX输出test_bus0~test_bus3或div_reg，MCU控制寄存器通过test_en选择PIN脚MUX输出clk_div或PINfunction（正常功能信号）；当test_en 置高时，进入测试模式，MCU控制寄存器通过test_bus_sel选择测试MUX输出要测试的待测信号向量test_bus0~test_bus3中的任意一个向量作为test_bus_mux，test_bus_mux具体的值由test_bus_sel以及test_bus0~test_bus3决定；比如当test_bus_sel = 0时，test_bus_mux = test_bus0; test_bus_sel = 1时，test_bus_mux = test_bus1，MCU控制寄存器通过test_en选择时钟分频MUX输出的待测信号向量给时钟分频模块分频，MCU控制寄存器通过test_en选择PIN脚MUX时钟输出待测信号向量的时钟频率给MCU的PIN脚，由于不同的待测信号向量值，PIN脚输出的时钟分频信号的频率不同，MCU通过PIN脚输出的clk_div可以计算出对应所选的待测信号向量的值。
另一方面，本发明提供如下技术方案一种采用单PIN脚观测芯片内部多个信号的方法，用于实现一个PIN脚可以观测芯片内部多个信号的状态向量的变化，具体步骤包括：
所述MCU控制寄存器通过选择控制单元选择MUX选择模块的每一级的MUX输出，MCU通过控制寄存器选择测试MUX选择输入的不同待测信号向量，时钟分频MUX使能选择输出测试MUX选择输入的正常的时钟分频系数或待测信号向量，在非测试模式下，选择正常的时钟分频系数，供芯片使用，在测试模式下，选择待测信号向量；当选择待测信号向量时，MCU通过控制寄存器选择时钟分频MUX使能选择输出测试MUX选择输入的待测信号向量，并传输给时钟分频模块，时钟分频模块输出时钟分频信号给PIN脚MUX；MCU通过控制寄存器选择PIN脚MUX使能选择输出时钟分频信号或正常的功能信号，在非测试模式下，选择功能信号，供芯片使用，在测试模式下，选择时钟分频信号；当选择时钟分频信号时，PIN脚MUX通过PIN脚传输给控制模块，控制模块根据时钟频率计算出对应待测信号向量的值；所述PIN脚为MCU正常功能的PIN脚，在测试待测信号向量时通过控制寄存器选择测试功能输出，在非测试模式下实现正常功能输出，实现了使用单个PIN脚可以观测多个信号的状态变化，减少了芯片测试功能占用的PIN脚的个数。
参考图2，当时钟分频位宽为N时，固定配置条件下可以通过PIN脚能够观察一个时钟分频信号实现观测N个信号，例如，位宽为4待测信号向量，固定配置条件是指，通过test_bus_sel选择待测信号向量test_bus0~test_bus3中的任意一个向量作为输出，当test_bus_sel = 0时，test_bus_mux = test_bus0; test_bus_sel = 1时，test_bus_mux =test_bus1；test_bus_sel = 2时，test_bus_mux = test_bus2; test_bus_sel = 3时，test_bus_mux = test_bus3，通过PIN脚观察时钟分频模块输出的时钟分频信号，能够实现观测4个信号。
尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换,凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种采用单PIN脚观测芯片内部多个信号的装置，包括：时钟分频模块和控制模块；其中，所述控制模块包括：MCU、选择控制单元和寄存器；所述时钟分频模块包括：初始输入时钟，时钟分频系数和分频输出时钟；其特征在于：
使用单个PIN脚观测芯片内部多个信号的状态变化；
所述装置还包括MUX选择模块，所述MUX选择模块包括多级MUX：测试MUX、时钟分频MUX和PIN脚MUX；其中，所述测试MUX为第一级MUX，所述时钟分频MUX为次后级MUX，所述PIN脚MUX为最后级MUX，所述时钟分频MUX位于所述测试MUX之后，并位于所述PIN脚MUX之前；
所述MUX选择模块的每一级MUX均通过选择控制单元耦接控制模块的寄存器，所述MCU控制寄存器通过所述选择控制单元选择MUX选择模块的每一级的MUX输出；
所述测试MUX的输入端加载有待测信号向量，且所述测试MUX的输出端作为时钟分频MUX的其中一路输入端，且时钟分频MUX的另一路输入端加载时钟分频系数；
所述时钟分频MUX的输出端耦接时钟分频模块的其中一路输入端，且所述时钟分频模块的另一路输入端加载输入功能时钟信号；
所述时钟分频模块的输出端耦接PIN脚MUX的其中一路输入端，且所述PIN脚MUX的另一路输入端加载功能信号；
所述PIN脚MUX的输出端耦接MCU的一路PIN脚。
2.根据权利要求1所述的采用单PIN脚观测芯片内部多个信号的装置，其特征在于：所述MCU控制寄存器通过选择控制单元选择每一级的MUX输出。
3.一种采用单PIN脚观测芯片内部多个信号的方法，其特征在于，方法包括以下步骤：
MCU通过控制寄存器选择测试MUX输入的不同待测信号向量，并把所述待测信号向量传输给时钟分频MUX；
所述时钟分频MUX使能输出所述待测信号向量，并传输给时钟分频模块；
所述时钟分频模块输出时钟分频信号并传输给PIN脚MUX；
所述PIN脚MUX通过其PIN脚将所述时钟分频信号传输给所述MCU；
所述MCU根据所述时钟分频信号的时钟频率计算出所述待测信号向量的值。
4.根据权利要求3所述的采用单PIN脚观测芯片内部多个信号的方法，其特征在于：
在非测试模式下，MCU通过控制寄存器选择时钟分频MUX使能选择输出正常的时钟分频系数，供芯片使用；
在测试模式下，MCU通过控制寄存器，选择时钟分频MUX使能选择输出测试MUX选择输入的待测信号向量，传输给时钟分频模块进行分频。
5.根据权利要求3所述的采用单PIN脚观测芯片内部多个信号的方法，其特征在于：
在非测试模式下，MCU通过控制寄存器选择PIN脚MUX使能选择输出正常的功能信号；
在测试模式下，MCU通过控制寄存器选择PIN脚MUX使能选择输出时钟分频信号。
6.根据权利要求3所述的采用单PIN脚观测芯片内部多个信号的方法，其特征在于：所述PIN脚为MCU正常功能的PIN脚，在测试待测信号向量时，通过控制寄存器选择测试功能输出；且在非测试模式下，所述PIN脚作为MCU的常规PIN脚使用。
7.根据权利要求3所述的采用单PIN脚观测芯片内部多个信号的方法，其特征在于：当待测信号向量的位宽为N时，通过PIN脚观察一个时钟分频信号,实现观测N个信号的状态变化，其中，N为正整数。
CN202210500012.5A 2022-05-10 2022-05-10 一种采用单pin脚观测芯片内部多个信号的装置及方法 Active CN114638183B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210500012.5A CN114638183B (zh) 2022-05-10 2022-05-10 一种采用单pin脚观测芯片内部多个信号的装置及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210500012.5A CN114638183B (zh) 2022-05-10 2022-05-10 一种采用单pin脚观测芯片内部多个信号的装置及方法

Publications (2)

Publication Number Publication Date
CN114638183A true CN114638183A (zh) 2022-06-17
CN114638183B CN114638183B (zh) 2022-08-26

Family

ID=81953287

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210500012.5A Active CN114638183B (zh) 2022-05-10 2022-05-10 一种采用单pin脚观测芯片内部多个信号的装置及方法

Country Status (1)

Country Link
CN (1) CN114638183B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117110845A (zh) * 2023-10-23 2023-11-24 上海泰矽微电子有限公司 一种测试模式控制电路、方法及芯片

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080307240A1 (en) * 2007-06-08 2008-12-11 Texas Instruments Incorporated Power management electronic circuits, systems, and methods and processes of manufacture
CN101573903A (zh) * 2006-11-08 2009-11-04 菲尼萨公司 用于在光电设备中使用的串化器/解串器
CN102576050A (zh) * 2009-10-23 2012-07-11 德克萨斯仪器股份有限公司 具有分区扫描链的集成电路的扫描测试中的增强控制
CN103684375A (zh) * 2013-11-26 2014-03-26 深圳市芯海科技有限公司 一种时钟分频切换电路及时钟芯片
CN103825594A (zh) * 2014-03-27 2014-05-28 广东九博电子科技有限公司 基于fpga网管系统的掉电检测电路及检测方法
CN206248785U (zh) * 2016-11-29 2017-06-13 珠海市一微半导体有限公司 内部带有模数转换接口芯片的量产测试模块
CN206756888U (zh) * 2017-05-11 2017-12-15 长沙瑞斯康通信技术有限公司 用于集中器的智能电能计量装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101573903A (zh) * 2006-11-08 2009-11-04 菲尼萨公司 用于在光电设备中使用的串化器/解串器
US20080307240A1 (en) * 2007-06-08 2008-12-11 Texas Instruments Incorporated Power management electronic circuits, systems, and methods and processes of manufacture
CN102576050A (zh) * 2009-10-23 2012-07-11 德克萨斯仪器股份有限公司 具有分区扫描链的集成电路的扫描测试中的增强控制
CN103684375A (zh) * 2013-11-26 2014-03-26 深圳市芯海科技有限公司 一种时钟分频切换电路及时钟芯片
CN103825594A (zh) * 2014-03-27 2014-05-28 广东九博电子科技有限公司 基于fpga网管系统的掉电检测电路及检测方法
CN206248785U (zh) * 2016-11-29 2017-06-13 珠海市一微半导体有限公司 内部带有模数转换接口芯片的量产测试模块
CN206756888U (zh) * 2017-05-11 2017-12-15 长沙瑞斯康通信技术有限公司 用于集中器的智能电能计量装置

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
YINHE HAN ET AL: "Embedded Test Decompressor to Reduce the Required Channels and Vector Memory of Tester for Complex Processor Circuit", 《 IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS》 *
孙燃: "SRAM_IP实速测试系统设计与测试", 《中国优秀硕士学位论文全文数据库电子期刊 信息科技辑》 *
董哲: "基于JTAG的MCU调试模块设计与实现", 《中国优秀硕士学位论文全文数据库电子期刊 信息科技辑》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117110845A (zh) * 2023-10-23 2023-11-24 上海泰矽微电子有限公司 一种测试模式控制电路、方法及芯片
CN117110845B (zh) * 2023-10-23 2024-01-05 上海泰矽微电子有限公司 一种测试模式控制电路、方法及芯片

Also Published As

Publication number Publication date
CN114638183B (zh) 2022-08-26

Similar Documents

Publication Publication Date Title
US5872793A (en) Fast bist architecture with flexible standard interface
US10948539B2 (en) Access ports, port selector with enable outputs, and TDI/TDO multiplexer
US6134675A (en) Method of testing multi-core processors and multi-core processor testing device
US6006343A (en) Method and apparatus for streamlined testing of electrical circuits
EP0196171B1 (en) Digital integrated circuits
US4989209A (en) Method and apparatus for testing high pin count integrated circuits
EP0628831A1 (en) Bidirectional boundary scan test cell
EP0745936A1 (en) Improvements relating to memory designs for IC terminals
US5677915A (en) Customized method and apparatus for streamlined testing a particular electrical circuit
JP7505845B2 (ja) フルパッドカバレッジバウンダリスキャン
CN114638183B (zh) 一种采用单pin脚观测芯片内部多个信号的装置及方法
JP2007506962A (ja) 試験応答を選択的にマスクするための方法およびシステム
EP1236053B1 (en) A test access port (tap) controller system and method to debug internal intermediate scan test faults
US11933845B2 (en) Boundary scan test method and storage medium
US7279996B2 (en) Method of functionality testing for a ring oscillator
US10156606B2 (en) Multi-chassis test device and test signal transmission apparatus of the same
CN113589154A (zh) 一种边界扫描电路
US7146549B2 (en) Scan-path flip-flop circuit for integrated circuit memory
CN215219053U (zh) 芯片测试设备、系统、芯片及蓝牙耳机
CN106059723B (zh) 信号产生装置和方法、误码测试仪和方法
US20230184831A1 (en) Server jtag component adaptive interconnection system and method
CN106680688B (zh) 利用并行扫描测试数据输入和输出测试多核集成电路
US6892338B2 (en) Analog/digital characteristics testing device and IC testing apparatus
CN215867001U (zh) 一种边界扫描电路
US6898748B1 (en) Test circuit method and apparatus

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant