CN114611451A - 一种半导体版图设计方法及其制备芯片、终端 - Google Patents

Abstract

本发明公开了一种半导体版图设计方法及其制备芯片、终端，属于半导体版图设计技术领域，方法包括根据芯片规格参数以及晶圆可操作面积上限值输出版图设计草图；基于芯片测试难易度和/或晶圆面积利用率和/或切割次数建立量化评价得分标准体系，对版图设计草图进行评分进而确认版图设计方案。本发明在芯片排版过程中，采用的芯片为包含自身完整独立划片槽，进而保证芯片排版过程中芯片间距等于划片槽宽度，从而避免芯片的二次切割，保证了切割效率；同时，芯片间隔等于划片槽宽度，能够避免引入白边导致多次切割可能引入的芯片边缘切割时出现裂纹，继而降低芯片性能稳定性与可靠性。

Description

一种半导体版图设计方法及其制备芯片、终端

技术领域

本发明涉及半导体版图设计技术领域，尤其涉及一种半导体版图设计方法及其制备芯片、终端。

背景技术

集成电路版图设计在硅基半导体设计过程中起着至关重要的作用，是呈接电路设计，带动工艺制程，甚至是决定最终芯片产品良率的重要中间环节。随着硅基半导体在国内发展日臻成熟，高良率、高效率版图绘制要求也渐渐显现，快速获得稳定可靠、工艺亲和力强、易于切割挑片、面积利用率高的硅基半导体拼版设计将帮助进一步提升产线稳定性、节约产能、有效缩短芯片研制周期。同时，对于芯片切割设计的考量如果延后至晶圆制造之后，则容易产生一系列低效问题。一般常见问题为，芯片设计由于版图设计不合理引入较多二次切割甚至三次切割，耗费较多时间的同时，还会由于存在多次重复切割、捡片，大大降低单颗芯片良率的巨大风险。因此，版图设计工程师在版图设计之初必须全局考虑版图设计对晶圆切割的各方面影响。但受于目前技术工具限制，版图设计工程师只能凭经验初步整合数据进行版图预估，此时的初版数据规划合理性、正确性无法及时评价，在后续数据定版环节可能产生版图数据规划的重大调整，继而引发项目时长增加问题。

发明内容

本发明的目的在于克服现有技术中半导体版图设计不合理导致的芯片多次重复切割的问题，提供了一种半导体版图设计方法及其制备芯片、终端。

本发明的目的是通过以下技术方案来实现的：一种半导体版图设计方法，方法包括以下步骤：

S1：根据芯片规格参数以及晶圆可操作面积上限值输出版图设计草图，具体将不同规格参数的芯片在当前尺寸晶圆上进行排布即可得到版图设计草图。

S2：基于芯片测试难易度和/或晶圆面积利用率和/或切割次数建立量化评价得分标准体系，对版图设计草图进行评分进而确认版图设计方案。

具体地，规格参数包括芯片外型参数和各种芯片比例参数，芯片外型参数为具备完整划片槽的尺寸参数，即满足工艺规则下的划片槽外观尺寸设计参数，成品单颗芯片与初始芯片设计数据参数一致，外型参数不会由于考虑切割方便而在拼版设计过程中增加或减小外形尺寸，避免引入白边，降低芯片器件性能。进行芯片排版设计时，芯片长度为其划片槽长度，芯片宽度为其划片槽长度，且各芯片划片槽宽度相等(x轴方向、y方向划片槽宽度均相等)，在此基础上，将各芯片紧密贴合排布，进而使各芯片间距等于划片槽宽度，从而避免芯片的二次切割，保证了切割效率；同时，芯片间隔等于划片槽宽度，能够避免引入白边(芯片间距大于划片槽宽度时，一次切槽后芯片边界会引入白边)导致多次切割可能引入的芯片边缘切割时出现裂纹，继而降低芯片性能稳定性与可靠性。

更为具体地，步骤S1中版图设计草图不仅限于一张版图设计草图，而是满足上述芯片规格参数以及晶圆可操作面积上限值要求的所有排列组合版图设计。进一步地，步骤S1中芯片尺寸一致性不作要求，尺寸可以一致，也可以不一致。

进一步地，步骤S2中优选基于芯片测试难易度(测试方便性)、晶圆面积利用率(面积利用合理)、切割次数(切割方式)建立量化评价得分标准体系，进而从多个维度对各版图设计草图进行综合评价，将得分最高的版图设计草图作为最终的版图设计方案。

在一示例中，根据芯片规格参数以及晶圆可操作面积上限值输出版图设计草图的执行主体为计算机，即本申请开发了一种自动化数据处理程序，该程序具体执行方法包括：

S11：将芯片的长度参数集合定义为X＝{x₁,x₂,…,x_n}，芯片的宽度参数集合定义为Y＝{y₁,y₂,…,y_n}，各种芯片比例定义为R＝{r₁,r₂,…,r_n}，晶圆可操作面积上限值定义为L；变量集合定义为A＝{a₁,a₂}；

S12：令X*R^T*a₁＝L；Y*R^T*a₂＝L，赋值至A；

S13：定义变量集合B＝{b₁,b₂}，另B＝A*R^T，并分别对b₁,b₂取整；

S14：计算参与版图设计的总芯片数c＝b₁*b₂，并计算各种芯片数量；

S15：输出版图设计草图。

本示例中通过引入计算机处理程序计算版图设计草图，能够保证版图设计的效率和可靠性，提升版图设计数据环节的准确度与及时性，尤其适用于大量半导体芯片版图设计场景，弥补版图设计环节预拼版验证逻辑空白的问题。同时，程序逻辑的严谨性与一致性，使芯片排版规划更具规律性，严格一致的结果逻辑保证了产品晶圆的管理与传递将更加简洁统一。需要进一步说明的是，基于数据处理程序进行芯片版图设计，仅需获取芯片规格参数以及晶圆可操作面积上限值即可输出所有可能性版图设计草图，整个设计过程无需参照或使用历史样本，适用于全新芯片的版图设计。

在一示例中，版图设计草图为具备完整划片槽的芯片边界框的排布图，即将芯片当成黑箱(对应芯片框架单元)进行排版设计，先实现芯片边界框架的程序运算，无需指定各个芯片框架单元的具体排布顺序，可快速有效地收敛计算，从而大大提升运算效率和保证了结果收敛性。

在一示例中，版图设计草图为具备完整划片槽的芯片边界框的标准比例排布图，即以芯片本身尺寸规划的充分多的划片槽贯穿设计，可大大增加一次切割范围，减少切割时间并降低切割难度。具体地，在步骤S1根据芯片规格参数以及晶圆可操作面积上限值输出版图设计草图这一数据处理过程中，为保证器件性能，仅根据芯片本身外型参数特征定义进行整体布局的运算得出版图设计草图(布局草图)，此处外型参数特征包括芯片尺寸参数以及芯片排版方向等，即版图设计过程中的排列组合方式不设计以下处理方式：

1.扩大一个或多个芯片框架尺寸；该排版方式会导致芯片出现白边而可能引入的芯片边缘切割时出现裂纹，继而出现芯片性能可靠性问题。

2.对一个或多个芯片框架单元进行旋转和/或镜像变换；该排版方式会影响芯片性能，且对芯片本身的镜像操作会引入输入输出口位置的变化，进而使芯片外围测试电路失效的问题；或者后续需通过旋片操作还原芯片位置，易造成芯片碎裂等进而影响器件性能。

3.将沿着X轴排布改为沿着Y轴排布，或相反。此方式下虽暂时获得高面积利用率的收益，但由于芯片排布未受最大芯片良率切割阈值限制，大大降低成品芯片在产出端的良率表现。

在一示例中，输出版图设计草图时还包括：

根据芯片测试约束条件规划各芯片在版图设计草图中的排布位置，得到整晶圆芯片地图。其中，测试约束条件即对芯片的测试接口如power接口的位置进行限制，以方便测试。整晶圆芯片地图即芯片map草图，是由芯片自动版图设计草图方案组成的，wafer级的排布方式，与芯片自动版图设计草图是重复摆放关系。在芯片边界框的排布图的基础上基于测试约束条件规划芯片位置，能够快速得到利于后续芯片性能测试的整晶圆芯片地图；同时，整晶圆芯片地图能够有效提升后续切割捡片、芯片测试等生产环节的芯片易得性，优化提升整个芯片工艺环节效率与精准度。

在一示例中，规划各芯片在版图设计草图中的排布位置时具体包括：

将相同芯片相邻摆放，保证各芯片切割槽的连通性。此时相邻摆放将同类/同款(外型参数一致)芯片摆放至同一x轴或y轴上，保证各芯片在x轴方向或y轴方向的切割槽连贯相通，以降低切割次数，同时能够提升整晶圆测试时同类/同款芯片测试易得性，大大减少整晶圆测试阶段因找寻芯片浪费的查找时间。比如，在后续流片工艺中，快速定位同类/同款芯片后即可将其流片至对应工艺制作台。

在一示例中，根据芯片规格参数以及晶圆可操作面积上限值输出版图设计草图前还包括：

S01：基于电路设计软件的工艺库建立顶层版图单元；其中，电路设计软件为广泛使用的商用软件，包括不限于Cadence、ADS、L-edit等。

S02：将搭载同片晶舟芯片数据导入顶层版图单元，以提取芯片规格参数以及晶圆可操作面积上限值及工艺参数，工艺参数为芯片集成电路布图设计参数，包括走线设计、接口设计等。更为具体地，步骤S02中，在电路设计软件的特定工艺库中，将统一工艺参数的芯片导入特定工艺库中，基于顶层版图单元即可实现上述参数的提取，提高了芯片规格参数以及晶圆可操作面积上限值的采集效率；同时，采集的芯片的工艺参数可用于对芯片进行评分的依据，如芯片接口是否便于后续性能测试，以此保证后续工艺的可行性。

在一示例中，确认版图设计方案具体包括：

基于芯片测试难易度、晶圆面积利用率、切割次数对版图设计草图进行权重评分；本示例采用等权重赋权，方案按照得分先后排列。

将评分靠前的版图设计草图通过专家评审进而确认版图设计方案。具体地，进行评审的输出方案一般取分值最高和次高进行评审，而不直接采用得分最高方案(版图设计草图)，经评审后确认最终版图设计方案。

更具体地，为保证输出的版图设计草图为最佳切割方式，优先采用边界框进行一次切割排版，提供给最终评审环节调整为相同芯片相邻摆放的需求。后续评审时在对面积利用进行规划打分时，可进行适当人工干预，最后得出最优版图设计。

需要进一步说明的是，上述各示例对应的技术特征可以相互组合或替换构成新的技术方案。

本申请还包括一种存储介质，与上述半导体版图设计方法示例具有相同的发明构思，其上存储有计算机指令，所述计算机指令运行时执行上述任一示例或多个示例组成形成的所述一种半导体版图设计方法的步骤。

基于这样的理解，本实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random AccessMemory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

本申请还包括一种终端，与上述半导体版图设计方法示例具有相同的发明构思，包括存储器和处理器，所述存储器上存储有可在所述处理器上运行的计算机指令，所述处理器运行所述计算机指令时执行上述任一示例或多个示例组成形成的所述一种半导体版图设计方法的步骤。处理器可以是单核或者多核中央处理单元或者特定的集成电路，或者配置成实施本发明的一个或者多个集成电路。

在本发明提供的实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

本发明还包括芯片，所述芯片基于上述任一示例或多个示例组成形成的所述半导体版图设计方法制备得到。

与现有技术相比，本发明有益效果是：

1.在一示例中，进行芯片排版时，采用的芯片为包含自身完整独立划片槽，进而保证芯片排版过程中芯片间距等于划片槽宽度，从而避免芯片的二次切割，保证了切割效率；同时，芯片间隔等于划片槽宽度，能够避免引入白边导致多次切割可能引入的芯片边缘切割时出现裂纹，继而降低芯片性能稳定性与可靠性。

2.在一示例中，通过引入计算机处理程序获取版图设计草图，能够保证版图设计的效率和可靠性，提升版图设计数据环节的准确度与及时性，尤其适用于大量半导体芯片版图设计场景，弥补版图设计环节预拼版验证逻辑空白的问题。同时，程序逻辑的严谨性与一致性，使芯片排版规划更具规律性，严格一致的结果逻辑保证了产品晶圆的管理与传递将更加简洁统一。

3.在一示例中，版图设计草图为具备完整划片槽的芯片边界框的排布图，即将芯片当成黑箱进行排版设计，先实现芯片边界框架的程序运算，可快速有效地收敛计算，从而大大提升运算效率和保证了结果收敛性。

4.在一示例中，版图设计草图为多种标准比例排布图，即以芯片本身尺寸规划的充分多的划片槽贯穿设计，可大大增加一次切割范围，减少切割时间和难度。

5.在一示例中，在芯片边界框的排布图的基础上基于测试约束条件规划芯片位置，能够快速得到利于后续芯片性能测试的整晶圆芯片地图；同时，整晶圆芯片地图能够有效提升后续切割捡片、芯片测试等生产环节的芯片易得性，优化提升整个芯片工艺环节效率与精准度。

6.在一示例中，将相同芯片相邻摆放，能够保证各芯片切割槽的连通性，降低切割次数，同时能够提升整晶圆测试时同类/同款芯片测试易得性，大大减少整晶圆测试阶段因找寻芯片浪费的查找时间。

附图说明

下面结合附图对本发明的具体实施方式作进一步详细的说明，此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，在这些附图中使用相同的参考标号来表示相同或相似的部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。

图1为本发明优选示例中的方法流程图；

图2为本发明优选示例中芯片规格参数示意图；

图3为本发明优选示例中最终流片方案示意图。

具体实施方式

下面结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，属于“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方向或位置关系为基于附图所述的方向或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，属于“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，属于“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

本发明针对受于目前技术工具限制，版图设计工程师只能凭经验初步整合数据进行版图预估，此时的初版数据规划合理性、正确性无法及时评价，在后续数据定版环节可能产生版图数据规划的重大调整，继而引发项目时常增加问题，开发定制版图数据处理程序，具有稳定、可靠、效率高的优点，提升版图设计数据环节的准确度与及时性，弥补版图设计环节预拼版验证逻辑空白的问题。

在一优选示例中，如图1所示，一种半导体版图设计方法，具体包括以下步骤：

S1’：在电路设计软件的特定工艺库中，建立顶层版图单元；

S2’：将搭载同片晶舟芯片数据分别导入此单元视图中，以提取芯片规格参数以、晶圆可操作面积上限值及工艺参数；

S3’：开发能够针对整体版图方案草图的所有可能性输出的自动化数据处理程序；

S4’：如图2所示，将芯片规格参数(长、宽、整晶圆需求比例)以及可操作面积上限数据输入到自动化程序输入窗口(即将芯片作为矩形框表征的黑箱进行版图设计)，输出所有可行方案(版图设计草图)；

S5’：建立量化评价得分标准体系；

S6’：召开版图方案评审会议，评审输出的分值较高的可行方案，确定最终流片方案，如图3所示。本发明版图设计是在各个维度上折衷权衡的结果，程序计算值仅作为参考，不能作为实际方案的绝对指标。因此需要针对各个项目开展评审会议，确认最终版版图数据采用方案。

本发明提供了一种可行的快速获得最佳切割方式的硅基半导体版图设计方法，简单有效、易操作，实用性强，为快速获得更加优质可视的切割方案提供了保证，有效避免产品晶圆在生产切割环节可能的滞留时间，提升产品生产效率，保证订单准时交付。

以上具体实施方式是对本发明的详细说明，不能认定本发明的具体实施方式只局限于这些说明，对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演和替代，都应当视为属于本发明的保护范围。

Claims (10)

1.一种半导体版图设计方法，其特征在于：其包括以下步骤：

根据芯片规格参数以及晶圆可操作面积上限值输出版图设计草图；所述规格参数包括芯片外型参数和各种芯片比例参数，芯片外型参数为具备完整划片槽的尺寸参数，将各芯片紧密排布，使版图设计草图中各芯片间距等于划片槽宽度；

基于芯片测试难易度和/或晶圆面积利用率和/或切割次数建立量化评价得分标准体系，对版图设计草图进行评分进而确认版图设计方案。

2.根据权利要求1所述半导体版图设计方法，其特征在于：所述根据芯片规格参数以及晶圆可操作面积上限值输出版图设计草图的执行主体为计算机，具体包括：

将芯片的长度参数集合定义为X＝{x₁,x₂,…,x_n}，芯片的宽度参数集合定义为Y＝{y₁,y₂,…,y_n}，各种芯片比例定义为R＝{r₁,r₂,…,r_n}，晶圆可操作面积上限值定义为L；变量集合定义为A＝{a₁,a₂}；

令X*R^T*a₁＝L；Y*R^T*a₂＝L，赋值至A；

定义变量集合B＝{b₁,b₂}，另B＝A*R^T，并分别对b₁,b₂取整；

计算参与版图设计的总芯片数c＝b₁*b₂，并计算各种芯片数量；

输出版图设计草图。

3.根据权利要求1所述半导体版图设计方法，其特征在于：所述版图设计草图为具备完整划片槽的芯片边界框的排布图。

4.根据权利要求1所述半导体版图设计方法，其特征在于：所述版图设计草图为具备完整划片槽的芯片边界框的标准比例排布图。

5.根据权利要求3所述半导体版图设计方法，其特征在于：所述输出版图设计草图时还包括：

根据芯片测试约束条件规划各芯片在版图设计草图中的排布位置，得到整晶圆芯片地图。

6.根据权利要求5所述半导体版图设计方法，其特征在于：所述规划各芯片在版图设计草图中的排布位置时具体包括：

将相同芯片相邻摆放，保证各芯片切割槽的连通性。

7.根据权利要求1所述半导体版图设计方法，其特征在于：所述根据芯片规格参数以及晶圆可操作面积上限值输出版图设计草图前还包括：

基于电路设计软件的工艺库建立顶层版图单元；

将芯片数据导入顶层版图单元，以提取芯片规格参数以及晶圆可操作面积上限值。

8.根据权利要求1所述半导体版图设计方法，其特征在于：所述确认版图设计方案具体包括：

基于芯片测试难易度、晶圆面积利用率、切割次数对版图设计草图进行权重评分；

将评分靠前的版图设计草图进行人工评审进而确认版图设计方案。

9.一种终端，其特征在于：包括存储器和处理器，所述存储器上存储有可在所述处理器上运行的计算机指令，其特征在于：所述处理器运行所述计算机指令时执行权利要求1-8任意一项所述半导体版图设计方法的步骤。

10.一种半导体版图设计方法制备的芯片，其特征在于：所述芯片基于上述权利要求1-8任意一项所述半导体版图设计方法制备得到。

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