CN114595649A - 三维集成芯片以及三维集成芯片的测试方法、上电方法 - Google Patents

三维集成芯片以及三维集成芯片的测试方法、上电方法 Download PDF

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Abstract

本发明提供一种三维集成芯片以及三维集成芯片的测试方法、上电方法。其中,三维集成芯片包括:逻辑单元;至少一个存储单元,所述至少一个存储单元与所述逻辑单元层叠键合设置;所述三维集成芯片中配置有存储阵列以及存储阵列的功能电路,所述存储阵列设置于所述存储单元,所述功能电路设置于所述逻辑单元。具体的,本申请将原本设置于存储单元中的功能电路设置于逻辑单元中,使得多个存储单元共用逻辑单元中的功能电路,一方面扩大了存储单元的存储面积,另一方面能够保证多个存储单元独立工作时相互之间的一致性,提高工作的可靠性。

Description

三维集成芯片以及三维集成芯片的测试方法、上电方法
技术领域
本发明涉及半导体技术领域,尤其是涉及一种三维集成芯片以及三维集成芯片的测试方法、上电方法。
背景技术
传统的动态存储器(DRAM)内部包含接口模块,协议解析模块,数据通路,测试模块,内部电压电流控制模块,阵列修复模块,存储阵列及控制逻辑等模块。在一些需要大容量缓存的系统中,通常会有很多颗DRAM,3DIC技术可以将多颗DRAM和逻辑芯片叠层封装。当一个逻辑芯片和多个DRAM叠层封装时,从逻辑芯片的角度,可以将这些叠封的DRAM看作一个存储整体,但是每一个DRAM上设置了同功能的功能模块,这会造成芯片面积的浪费。此外,由于每一个DRAM独立工作时很难做到相互之间的一致性,会导致工作的可靠性变差。
发明内容
本发明提供一种三维集成芯片以及三维集成芯片的测试方法、上电方法,该三维集成芯片能够扩大存储单元的存储面积,并且能够保证多个存储单元独立工作时相互之间的一致性,提高工作的可靠性。
为解决上述技术问题,本发明提供的第一个技术方案为:提供一种三维集成芯片,包括:逻辑单元;至少一个存储单元,所述至少一个存储单元与所述逻辑单元层叠键合设置;所述三维集成芯片中配置有存储阵列以及存储阵列的功能电路,所述存储阵列设置于所述存储单元,所述功能电路设置于所述逻辑单元。
其中,所述存储单元的面积等于所述存储阵列的面积。
其中,每一所述存储单元包括第一键合端口,所述逻辑单元包括第二键合端口,每一所述存储单元的第一键合端口于所述第二键合端口键合连接,形成三维异质键合结构,进而将所述至少一个存储单元与所述逻辑单元层叠键合设置。
其中,所述逻辑单元还包括:功能引脚,所述功能引脚连接所述功能电路,所述功能引脚接收外部功能信号,将所述外部功能信号传输至所述功能电路,以使得所述功能电路基于所述外部功能信号产生控制信号,并通过所述三维异质键合结构将所述控制信号传送至所述存储单元,以对所述存储单元进行预定处理。
其中,每一所述存储单元至所述功能电路之间的信号传输线路参数相同,以使得所述控制信号同时传输至每一所述存储单元,从而同时对每一所述存储单元进行预定处理。
其中,所述功能电路包括测试电路、修复电路、电压控制电路、电流控制电路、协议解析电路、接口电路、逻辑控制电路中至少一种或任意组合。
其中,所述功能电路数量为N,所述存储单元分为N组;每一组存储单元共用一个功能电路。
为解决上述技术问题,本发明提供的第二个技术方案为:提供一种三维集成芯片的测试方法,所述三维集成芯片包括:逻辑单元和至少一个存储单元,所述至少一个存储单元与所述逻辑单元层叠键合设置;所述三维集成芯片中配置有存储阵列以及存储阵列的功能电路,所述存储阵列设置于所述存储单元,所述功能电路设置于所述逻辑单元,其中,所述功能电路包括测试电路,所述测试方法包括:至少一个存储单元从所述测试电路接收测试控制信号,所述测试控制信号是所述测试电路基于外部测试信号产生的;基于所述测试控制信号对对应的所述存储单元进行测试。
其中,所述至少一个存储单元同时从所述测试电路接收所述测试控制信号。
其中,所述至少一个存储单元从所述测试电路接收测试控制信号的步骤,包括:所述测试电路对所述外部测试信号进行解析,并基于解析后的结果进行密钥匹配;响应于匹配通过,所述至少一个存储单元从所述测试电路接收测试控制信号。
为解决上述技术问题,本发明提供的第三个技术方案为:提供一种三维集成芯片的上电方法,所述三维集成芯片包括:逻辑单元和至少一个存储单元,所述至少一个存储单元与所述逻辑单元层叠键合设置;所述三维集成芯片中配置有存储阵列以及存储阵列的功能电路,所述存储阵列设置于所述存储单元,所述功能电路设置于所述逻辑单元,其中,所述功能电路包括电源电路,所述上电方法包括:至少一个存储单元从所述电源电路接收上电控制信号,所述上电控制信号是所述电源电路基于外部上电信号产生的;基于所述上电控制信号对对应的所述存储单元进行上电。
其中,所述至少一个存储单元同时从所述电源电路接收所述上电控制信号。
本发明的有益效果,区别于现有技术的情况,本发明的三维集成芯片包括:逻辑单元;至少一个存储单元,所述至少一个存储单元与所述逻辑单元层叠键合设置;所述三维集成芯片中配置有存储阵列以及存储阵列的功能电路,所述存储阵列设置于所述存储单元,所述功能电路设置于所述逻辑单元。具体的,本申请将原本设置于存储单元中的功能电路设置于逻辑单元中,使得多个存储单元共用逻辑单元中的功能电路,一方面扩大了存储单元的存储面积,另一方面能够保证多个存储单元独立工作时相互之间的一致性,提高工作的可靠性。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其它的附图,其中:
图1为本发明三维集成芯片的一实施例的结构示意图;
图2为图1所示的三维集成芯片的一实施例的具体结构示意图;
图3为三维集成芯片的测试方法的一实施例的流程示意图;
图4为三维集成芯片的上电方法的一实施例的流程示意图。
具体实施方式
下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅是本申请的一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本申请保护的范围。
请参见图1,图1为本发明三维集成芯片的一实施例的结构示意图,具体包括:逻辑单元11以及至少一个存储单元12。至少一个存储单元12与所述逻辑单元11层叠键合设置。在一具体实施例中,每一存储单元12包括第一键合端口,所述逻辑单元11包括第二键合端口,每一所述存储单元的第一键合端口于所述第二键合端口键合连接,形成三维异质键合结构13,进而将所述至少一个存储单元12与所述逻辑单元11层叠键合设置。
所述三维集成芯片中配置有存储阵列以及存储阵列的功能电路,所述存储阵列设置于所述存储单元12,所述功能电路设置于所述逻辑单元11。
现有技术中,每一存储单元12均设置有对应的功能电路,且该功能电路的功能相同,在实际应用中,逻辑单元11的功能引脚输出功能信号至每一存储单元12的功能电路,然后每一存储单元12的功能电路响应功能信号进行相应操作。一方面,由于每一存储单元12与功能引脚的信号传输线路不同,会导致功能信号传输到每一存储单元12的时间不同,从而造成时钟差。另一方面,由于每一存储单元12的功能电路对功能信号的响应率不同,会导致实现相应操作的时间不同,从而加剧时钟差的产生。另外,每一存储单元12上均设置同样的功能电路,会造成存储单元12的浪费。本申请中,将每一存储单元12共有的对存储阵列进行控制的功能电路设置于逻辑单元11中,而存储单元12只设置存储阵列。也即存储单元12的面积即等于存储阵列的面积。存储单元12为动态随机存储器DRAM、静态随机存储器SRAM中至少一种。其中,“单元”可以为“晶圆(wafer)”的表示,可以为“晶粒(die)”的表示,“晶粒”是对“晶圆”切割后得到的,还可以为“芯片(chip)”的表示,“芯片”是对“晶粒”进行封装后得到的。
具体请结合图2,本实施例中,逻辑单元11包括功能引脚21,功能引脚21连接所述功能电路22,所述功能引脚21接收外部功能信号,将所述外部功能信号传输至所述功能电路22,以使得所述功能电路22基于所述外部功能信号产生控制信号,并通过所述三维异质键合结构13将所述控制信号传送至所述存储单元12,以对所述存储单元12进行预定处理。
在一具体实施例中,功能电路包括测试电路、修复电路、电压控制电路、电流控制电路、协议解析电路、接口电路、逻辑控制电路中至少一种或任意组合。
在一实施例中,每一所述存储单元12至所述功能电路22之间的信号传输线路参数相同,以使得所述控制信号同时传输至每一所述存储单元12,从而同时对每一所述存储单元12进行预定处理。
请结合图2,其中,6×6个存储单元12与功能电路22之间的信号传输线路参数相同,该参数包括信号传输线路的长度、阻抗等等,能够使得控制信号从功能电路22同时传递至存储单元12。以此能够使得多个存储单元12在独立工作时做到相互之间的一致性,提高工作的可靠性。
如图2所示,存储单元12上的功能电路22移动到逻辑单元11实现,对于36个存储单元12和逻辑单元11叠封的情况,只需要在逻辑单元11上设计一个功能电路22,通过36个存储单元12共用功能电路22,即实现了预定功能,又节省了36个功能电路22的面积。在某些情况下,为了方便布线的考虑可能在逻辑单元11上设计不止一个功能电路22,比如每一行6个存储单元12共用一个逻辑单元11上的功能电路22,这种情况下节省了30个功能电路22的面积。具体的,所述功能电路22数量为N,所述存储单元分为N组;每一组存储单元共用一个功能电路。如图2所示,假设,功能电路22数量为6,36个存储单元12分为6组,每一行为一组,那么第一行存储单元12共用一个功能电路22,第二行存储单元12共用一个功能电路22,也即每一行的存储单元12共用一个功能电路22。当然,在另一实施例中,每一列的存储单元12可以共用一个功能电路22。可以理解的,为了保证工作的一致性,需要设置从每一个功能电路22输出的功能信号到达每一存储单元12的时间相同。当然,为了满足一些特殊的需求,还可以设置每一功能电路22输出的功能信号到达每一存储单元12的时间符合预定条件,具体不做限定。
进一步的,这些功能电路22本来是设置在存储单元12中的,本申请将功能电路22设置于逻辑单元11中,能够为存储单元12腾出更多的存储空间,使得存储单元12的存储面积增大。在一实施例中,在工艺满足条件的情况下,将存储单元12上的功能电路22均设置在逻辑单元11中,使得存储单元12中只设置存储阵列,也即存储单元12的面积等于存储阵列的面积。
在一可行实施例中,可以考虑工艺需求,将与逻辑单元11工艺匹配的功能电路设置在逻辑单元11中,以此可以提高产品良率,并且一定程度上也会增加存储单元12的存储面积。
请参见图3,本申请还提出一种三维集成芯片的测试方法。其中,所述三维集成芯片包括:逻辑单元和至少一个存储单元,所述至少一个存储单元与所述逻辑单元层叠键合设置;所述三维集成芯片中配置有存储阵列以及存储阵列的功能电路,所述存储阵列设置于所述存储单元,所述功能电路设置于所述逻辑单元。具体请参见图1和图2。其中,所述功能电路包括测试电路。具体的,所述测试方法包括:
步骤S31:至少一个存储单元从所述测试电路接收测试控制信号,所述测试控制信号是所述测试电路基于外部测试信号产生的。
具体的,逻辑单元上的测试电路接收外部测试信号,外部测试信号由外部设备产生,外部设备可以为芯片测试机台。测试电路基于外部测试信号产生测试控制信号。
步骤S32:基于所述测试控制信号对对应的所述存储单元进行测试。
测试控制信号传输至存储单元,基于测试控制信号对对应的存储单元进行测试。在一具体实施例中,每一存储单元至测试电路的信号传输线路的参数相同,以使得述至少一个存储单元同时从所述测试电路接收所述测试控制信号。
在一具体实施例中,测试电路在接收到外部测试信号后,还对外部测试信号进行解析,并基于解析后的结果进行密钥匹配。如果匹配通过,至少一个存储单元从测试电路接收测试控制信号。以此能够保证存储单元的访问隐私性。具体的,测试电路中存储有预先设置的验证数据,对外部测试信号解析后,将解析后的结果与验证数据进行匹配,如果一致,则验证通过。若验证通过,则测试控制信号控制存储单元进入测试模式,该测试模式包括并行读写自比较测试模式。
本申请的测试方法,能够集中对所有的存储单元进行同步测试,使得多个存储单元在独立工作时做到相互之间的一致性,提高工作的可靠性。
在另一实施例中,存储单元内部工作电压(例如WL控制电压通常在2.9V左右)和接口电压(通常在1.2V左右)是不一样的,这就需要内部电压模块将外部电压转换到存储单元需要的内部电压,每个存储单元内部电压控制和产生模块占用了很多面积,而这些电压模块在每个存储单元所起的作用是相同的,因此可以移到逻辑芯片上来产生,从而节省了面积。具体请参见图4,为本发明提供的一种三维集成芯片的上电方法。其中,三维集成芯片包括:逻辑单元和至少一个存储单元,所述至少一个存储单元与所述逻辑单元层叠键合设置;所述三维集成芯片中配置有存储阵列以及存储阵列的功能电路,所述存储阵列设置于所述存储单元,所述功能电路设置于所述逻辑单元。具体请参见图1和图2。其中,所述功能电路包括电源电路,所述上电方法包括:
步骤S41:至少一个存储单元从所述电源电路接收上电控制信号,所述上电控制信号是所述电源电路基于外部上电信号产生的。
具体的,逻辑单元上的电源电路接收外部上电信号,外部上电信号由外部设备产生,外部设备可以为芯片上电机台。电源电路基于外部上电信号产生上电控制信号。
步骤S42:基于所述上电控制信号对对应的所述存储单元进行上电。
上电控制信号传输至存储单元,基于上电控制信号对对应的存储单元进行上电。在一具体实施例中,每一存储单元至电源电路的信号传输线路的参数相同,以使得述至少一个存储单元同时从所述电源电路接收所述上电控制信号。以此能够保证存储单元同时上电,使得多个存储单元在独立工作时做到相互之间的一致性,提高工作的可靠性。
具体的,电源电路对外部上电信号的电压进行转换,得到匹配存储单元的电压的上电控制信号,利用该上电控制信号控制存储单元上电。
以上仅为本发明的实施方式,并非因此限制本发明的专利范围,凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换,或直接或间接运用在其他相关的技术领域,均同理包括在本发明的专利保护范围内。

Claims (12)

1.一种三维集成芯片,其特征在于,包括:
逻辑单元;
至少一个存储单元,所述至少一个存储单元与所述逻辑单元层叠键合设置;
所述三维集成芯片中配置有存储阵列以及存储阵列的功能电路,所述存储阵列设置于所述存储单元,所述功能电路设置于所述逻辑单元。
2.根据权利要求1所述的三维集成芯片,其特征在于,所述存储单元的面积等于所述存储阵列的面积。
3.根据权利要求1所述的三维集成芯片,其特征在于,每一所述存储单元包括第一键合端口,
所述逻辑单元包括第二键合端口,每一所述存储单元的第一键合端口于所述第二键合端口键合连接,形成三维异质键合结构,进而将所述至少一个存储单元与所述逻辑单元层叠键合设置。
4.根据权利要求3所述的三维集成芯片,其特征在于,所述逻辑单元还包括:
功能引脚,所述功能引脚连接所述功能电路,所述功能引脚接收外部功能信号,将所述外部功能信号传输至所述功能电路,以使得所述功能电路基于所述外部功能信号产生控制信号,并通过所述三维异质键合结构将所述控制信号传送至所述存储单元,以对所述存储单元进行预定处理。
5.根据权利要求4所述的三维集成芯片,其特征在于,每一所述存储单元至所述功能电路之间的信号传输线路参数相同,以使得所述控制信号同时传输至每一所述存储单元,从而同时对每一所述存储单元进行预定处理。
6.根据权利要求1所述的三维集成芯片,其特征在于,所述功能电路包括测试电路、修复电路、电压控制电路、电流控制电路、协议解析电路、接口电路、逻辑控制电路中至少一种或任意组合。
7.根据权利要求1所述的三维集成芯片,其特征在于,所述功能电路数量为N,所述存储单元分为N组;每一组存储单元共用一个功能电路。
8.一种三维集成芯片的测试方法,其特征在于,所述三维集成芯片包括:逻辑单元和至少一个存储单元,所述至少一个存储单元与所述逻辑单元层叠键合设置;所述三维集成芯片中配置有存储阵列以及存储阵列的功能电路,所述存储阵列设置于所述存储单元,所述功能电路设置于所述逻辑单元,其中,所述功能电路包括测试电路,所述测试方法包括:
至少一个存储单元从所述测试电路接收测试控制信号,所述测试控制信号是所述测试电路基于外部测试信号产生的;
基于所述测试控制信号对对应的所述存储单元进行测试。
9.根据权利要求8所述的测试方法,其特征在于,所述至少一个存储单元同时从所述测试电路接收所述测试控制信号。
10.根据权利要求8所述的测试方法,其特征在于,所述至少一个存储单元从所述测试电路接收测试控制信号的步骤,包括:
所述测试电路对所述外部测试信号进行解析,并基于解析后的结果进行密钥匹配;
响应于匹配通过,所述至少一个存储单元从所述测试电路接收测试控制信号。
11.一种三维集成芯片的上电方法,其特征在于,所述三维集成芯片包括:逻辑单元和至少一个存储单元,所述至少一个存储单元与所述逻辑单元层叠键合设置;所述三维集成芯片中配置有存储阵列以及存储阵列的功能电路,所述存储阵列设置于所述存储单元,所述功能电路设置于所述逻辑单元,其中,所述功能电路包括电源电路,所述上电方法包括:
至少一个存储单元从所述电源电路接收上电控制信号,所述上电控制信号是所述电源电路基于外部上电信号产生的;
基于所述上电控制信号对对应的所述存储单元进行上电。
12.根据权利要求11所述的上电方法,其特征在于,所述至少一个存储单元同时从所述电源电路接收所述上电控制信号。
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