CN114594638A - 阵列基板及其制备方法、显示面板、显示装置 - Google Patents

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Abstract

本申请提供了一种阵列基板及其制备方法、显示面板、显示装置，阵列基板包括：多个像素电极、多个输入晶体管、多条扫描线和多条数据线；每个输入晶体管的控制极与对应的扫描线电连接，每个输入晶体管的第一极、第二极分别与对应的数据线、像素电极电连接；每个输入晶体管位于相邻像素电极所在子像素列的空余区域；相邻像素电极为与该输入晶体管电连接的像素电极相邻的一个像素电极。本申请的技术方案提升阵列基板的PPI，有利于实现高分辨率。

Description

阵列基板及其制备方法、显示面板、显示装置
技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板及其制备方法、显示面板、显示装置。
背景技术
随着信息社会的到来，AR(Augmented Reality，增强现实)、VR(Virtual Reality，虚拟现实)、3D(三维)等显示方式成为未来的一种显示趋势，现有三维显示主要是基于牺牲分辨率的方式达到左右眼看到的内容不一样的目的，因此高分辨率成为三维显示的必要条件，为了达成更好的体验，需要越来越高的分辨率。然而，目前像素的版图(Layout)空间与工艺能力限制了分辨率的提升。
发明内容
本申请实施例提供一种阵列基板及其制备方法、显示面板、显示装置，以解决相关技术存在的问题，技术方案如下：
第一方面，本申请实施例提供了一种阵列基板，包括：多个像素电极、多个输入晶体管、多条扫描线和多条数据线；
每个输入晶体管的控制极与对应的扫描线电连接，每个输入晶体管的第一极、第二极分别与对应的数据线、像素电极电连接；
每个输入晶体管位于相邻像素电极所在子像素列的空余区域；相邻像素电极为与该输入晶体管电连接的像素电极相邻的一个像素电极。
第二方面，本申请实施例提供了一种显示面板，包括：本公开任一实施例提供的阵列基板。
第三方面，本申请实施例提供了一种显示装置，包括：本公开任一实施例提供的显示面板。
第四方面，本申请实施例提供了一种阵列基板的制备方法，包括：
在每个像素电极所在子像素列的空余区域设置输入晶体管，使该输入晶体管的控制极与扫描线电连接，该输入晶体管的第一极、第二极分别与数据线、该像素电极电连接。
上述技术方案中的优点或有益效果至少包括：
每个像素电极所连接的输入晶体管均设置于相邻像素电极所在子像素列的空余区域，充分利用了每个子像素列的空余区域，可有效地减小相邻数据线之间的宽度，使阵列基板的各像素的排布更加紧凑，进而可提升阵列基板的PPI，有利于实现高分辨率。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本申请进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本申请公开的一些实施方式，而不应将其视为是对本申请范围的限制。
图1为相关技术中阵列基板的电学连接关系的示意图；
图2为图1所示的部分电学连接关系的版图示意图；
图3为本申请实施例提供的一种阵列基板的电学连接关系的示意图；
图4为图3所示的部分电学连接关系的一种版图的示意图；
图5为图3所示的部分电学连接关系的另一种版图的示意图；
图6为图5所示的版图的局部放大示意图。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本申请的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。
本申请的发明人在研究中发现，相关技术中的阵列基板通常包括多个像素电极、多个输入晶体管、多条扫描线和多条数据线。图1示出了相关技术中像素电极、输入晶体管、扫描线、数据线之间的电学连接关系，图2示出了图1所示的部分电学连接关系对应的版图，图1和图2中的水平方向的Gate1至Gate6表示四条扫描线，竖直方向的Data1至Data3表示三条数据线，竖直方向的Dum1至Dum2表示两条虚拟数据线，a表示数据线和相邻的虚拟数据线之间的宽度，c表示相邻两条数据线之间的宽度。
参照图1和图2，每个像素电极均连接一个输入晶体管，并通过该输入晶体管分别与扫描线、数据线电连接。例如，像素电极A通过一个输入晶体管分别与扫描线Gate3、数据线Data1电连接；像素电极B通过一个输入晶体管分别与扫描线Gate4、数据线Data1电连接；像素电极C通过一个输入晶体管分别与扫描线Gate3、数据线Data2电连接；像素电极D通过一个输入晶体管分别与扫描线Gate4、数据线Data2电连接。其它输入晶体管的连接方式与上述四个输入晶体管的连接方式类似，不再赘述。
参照图2，每个像素电极所连接的输入晶体管均位于该像素电极所在子像素列的空余区域、以及该像素电极所在列和相邻像素电极所在子像素列之间空余区域，例如，像素电极A所连接的输入晶体管位于像素电极A所在子像素列的空余区域、以及像素电极A所在子像素列和像素电极B所在子像素列之间的空余区域，像素电极B所连接的输入晶体管位于像素电极B所在子像素列的空余区域、以及像素电极B所在子像素列和像素电极A所在子像素列之间的空余区域。其它输入晶体管所处的区域与上述两个输入晶体管所处的区域类似。
图2所示的版图方案适用于分辨率较低的情况，此时PPI(Pixels Per Inch，像素密度，每英寸所拥有的像素数量)较小，宽度a较大，相邻子像素列之间的空余区域较大，可以满足输入晶体管在该区域的设置，当需要提升分辨率时，需要提升PPI，降低宽度a，当宽度a降低到一定程度时，相邻子像素列之间没有足够的空间容纳输入晶体管，因此如图2所示的版图方案对分辨率的提升造成了限制。
下面以具体实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。
本申请实施例提供了一种阵列基板，包括：多个像素电极、多个输入晶体管、多条扫描线和多条数据线。
每个输入晶体管的控制极与对应的扫描线电连接，每个输入晶体管的第一极、第二极分别与对应的数据线、像素电极电连接；每个输入晶体管位于相邻像素电极所在子像素列的空余区域；所述相邻像素电极为与该输入晶体管电连接的像素电极相邻的一个像素电极。
图3示出了本申请实施例提供了上述阵列基板的一种电学连接关系示意图，图4示出了图3所示的部分电学连接关系对应的一种版图，图3和图4中的水平方向的Gate1至Gate6表示六条扫描线，竖直方向的Data1至Data5表示五条数据线，竖直方向的Dum1至Dum4表示四条虚拟数据线(图3中未示出)，a表示相邻两条数据线之间的宽度，b表示数据线和相邻的虚拟数据线之间的宽度。
参照图3和图4，每个像素电极均连接一个输入晶体管，并通过该输入晶体管分别与扫描线、数据线电连接。例如，像素电极A通过一个输入晶体管分别与扫描线Gate3、数据线Data3电连接，具体的，该输入晶体管的控制极、第一极、第二极分别与扫描线Gate3、数据线Data3、像素电极A电连接；像素电极B通过一个输入晶体管分别与扫描线Gate4、数据线Data2电连接，具体的，该输入晶体管的控制极、第一极、第二极分别与扫描线Gate4、数据线Data2、像素电极B；像素电极C通过一个输入晶体管分别与扫描线Gate3、数据线Data4电连接，具体的，该输入晶体管的控制极、第一极、第二极分别与扫描线Gate3、数据线Data4、像素电极C电连接；像素电极D通过一个输入晶体管分别与扫描线Gate4、数据线Data3电连接，具体的，该输入晶体管的控制极、第一极、第二极分别与扫描线Gate4、数据线Data3、像素电极D电连接。其它输入晶体管的连接方式与上述四个输入晶体管的连接方式类似，不再赘述。
参照图4，每个像素电极所连接的输入晶体管均位于相邻像素电极所在子像素列的空余区域。例如，像素电极A和像素电极B是一对相邻的像素电极，其中，像素电极A所连接的输入晶体管位于像素电极B所在子像素列的空余区域，像素电极B所连接的输入晶体管位于像素电极A所在子像素列的空余区域；像素电极C和像素电极D是一对相邻的像素电极，其中，像素电极C所连接的输入晶体管位于像素电极D所在子像素列的空余区域，像素电极D所连接的输入晶体管位于像素电极C所在子像素列的空余区域。其它输入晶体管所处的区域与上述四个输入晶体管所处的区域类似。
参照图4，在每个输入晶体管所处的区域，相应的虚拟数据线浮接，例如Dum1在像素电极A所连接的输入晶体管的所处的区域浮接。
基于上述方式，每个像素电极所连接的输入晶体管均设置于相邻像素电极所在子像素列的空余区域，充分利用了每个子像素列的空余区域，可有效地减小数据线及其相邻的虚拟数据线之间的宽度，使阵列基板的各像素的排布更加紧凑，进而可提升阵列基板的PPI，有利于实现高分辨率。
在一个示例中，对比图2和图4，图4所示的版图方案可将数据线及其相邻的虚拟数据线之间的宽度由图2中的a减小为图4中的b，可将相邻两条数据线之间的宽度由图2中的c减小为图4中的a，在实际应用中，b可以是a的二分之一，a可以是c的二分之一，即相邻两条数据线之间的宽度可减小一半，阵列基板的PPI可提升一倍。
在一种可选的实施方式中，输入晶体管的第二极通过中间连接件与对应的像素电极电连接；该中间连接件和数据线位于不同的金属层。
图5示出图3所示的部分电学连接关系的另一种版图，图6示出了图5所示版图的局部放大示意图，中间连接件与输入晶体管、像素电极的连接关系如图6所示。
将中间连接件设置于与数据线所在的金属层不同的金属层，有助于进一步减小输入晶体管所占用的区域，进一步提升阵列基板的PPI。
在另一种可选的实施方式中，上述中间连接件和数据线可位于同一金属层。
可选的，每个输入晶体管具有至少一个控制极，该至少一个控制极与至少一条扫描线电连接。
在图4所示的示例中，输入晶体管与相邻的一条扫描线电连接，例如，像素电极A所连接的输入晶体管与扫描线Gate2电连接，且该输入晶体管在两个区域与该扫描线Gate2电连接，形成具有两个控制极的U型晶体管。其它输入晶体管与扫描线的连接方式类似。
图5示出图3所示的部分电学连接关系的另一种版图，图6示出了图5所示版图的局部放大示意图，图5和图6中水平方向的Gate21至Gate52表示四组扫描线。其中，Gate21和Gate22为一组扫描线，Gate21和Gate22接入相同的Gate信号(栅极驱动信号)，例如图3所示的扫描线Gate2的信号；Gate31和Gate32为一组扫描线，Gate31和Gate32接入相同的Gate信号，例如图3所示的扫描线Gate3的信号；Gate41和Gate42为一组扫描线，Gate41和Gate42接入相同的Gate信号，例如图3所示的扫描线Gate4的信号；Gate51和Gate52为一组扫描线，Gate51和Gate52接入相同的Gate信号，例如图3所示的扫描线Gate5的信号。图5和图6中竖直方向的Data1至Data5表示五条数据线，相邻两条数据线之间还设置有的虚拟数据线，图6中未示出该虚拟数据线。
参照图6，每个输入晶体管与一组扫描线电连接，例如，像素电极A所连接的输入晶体管分别与扫描线Gate21、Gate22电连接，形成具有两个控制极的I型晶体管。
通过控制晶体管控制极的数量和与扫描线的连接方式，可以进一步缩小数据线与相邻的虚拟数据线之间的宽度，进一步提升阵列基板的PPI。
可选的，输入晶体管包括单栅晶体管或多栅晶体管。其中多栅晶体管可以包括至少两个栅极。
可选的，输入晶体管为多晶硅晶体管或氧化物晶体管。
采用多晶硅晶体管可提高晶体管的载流子迁移率，采用氧化物晶体管可降低晶体管的漏电流，在实际应用中，可根据实际需求选用相应晶体管，以满足不同应用场景的需要。
本申请实施例中的输入晶体管可以是薄膜晶体管或场效应管或其他特性相同的器件，该晶体管的源极(也称源电极)、漏极(也称漏电极)是对称的，所以其源极、漏极是可以互换的，可将源极作为第一极，漏极作为第二极，或者，可以将漏极作为第一极，源极作为第二极，该晶体管的中间端为栅极(也称栅电极)作为控制极。本申请实施例中的输入晶体管可以为P型晶体管或N型晶体管。
基于同一发明构思，本申请实施例还提供了一种阵列基板的制备方法，包括：
在每个像素电极所在子像素列的空余区域设置输入晶体管，使该输入晶体管的控制极与扫描线电连接，该输入晶体管的第一极、第二极分别与数据线、该像素电极电连接。
基于上述方式，每个像素电极所连接的输入晶体管均设置于相邻像素电极所在子像素列的空余区域，充分利用了每个子像素列的空余区域，可有效地减小数据线及其相邻的虚拟数据线之间的宽度，使阵列基板的各像素的排布更加紧凑，进而可提升阵列基板的PPI，降低现有的工艺能力对高PPI的限制，有利于实现高分辨率以及高PPI产品在常规产线的量产。
可选的，本申请实施例提供的阵列基板的制备方法，还包括：在第一金属层、第二金属层分别设置中间连接件、数据线，使中间连接件的一端通过过孔与输入晶体管的第二极电连接，另一端通过过孔与像素电极电连接。
在第一金属层设置中间连接件时，可基于至少一个掩膜(mask)在第一金属层形成该中间连接件。在第二金属层设置数据线时，可基于至少一个掩膜在第一金属层形成数据线。
将中间连接件设置于与数据线所在的金属层不同的金属层，有助于进一步减小输入晶体管所占用的区域，进一步减小数据线与相邻的虚拟数据线之间的宽度，进而提升阵列基板的PPI。
可选的，在每个像素电极所在子像素列的空余区域设置输入晶体管，使该输入晶体管的控制极与扫描线电连接，包括：
在每个像素电极所在子像素列中与该像素电极临近的空余区域设置输入晶体管，使该输入晶体管具有至少一个控制极，该至少一个控制极与至少一条扫描线电连接。
通过控制晶体管控制极的数量和与扫描线的连接方式，可以进一步缩小数据线与相邻的虚拟数据线之间的宽度，进一步提升阵列基板的PPI。
可选的，本申请实施例还提供了阵列基板的制备方法，在形成输入晶体管的过程中，还可在输入晶体管的栅极所在的层(简称栅极层)的远离衬底的一侧设置栅极绝缘层，还可在输入晶体管的栅极层和数据线所在的层(简称数据线层)之间设置层间介电层，在数据线层和像素电极层之间设置平坦化层，还可根据实际需求设置其它所需的膜层。
基于同一发明构思，本申请实施例还提供了一种显示装置，包括显示面板，该显示面板包括本申请实施例提供了任意一种阵列基板。
本申请实施例提供的显示装置可以是液晶显示装置或有机发光二极管显示装置，例如，该显示装置可以为液晶显示器、液晶电视、数码相框、手机、平板电脑等任何具有显示功能的产品或部件。
本申请实施例提供的显示面板、显示装置等可应用于AR、VR、3D等显示技术领域，能够提升用户的视觉体验。
在本说明书的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包括于本申请的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
在本说明书的描述中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种阵列基板，其特征在于，包括：多个像素电极、多个输入晶体管、多条扫描线和多条数据线；
每个输入晶体管的控制极与对应的扫描线电连接，每个输入晶体管的第一极、第二极分别与对应的数据线、像素电极电连接；
每个输入晶体管位于相邻像素电极所在子像素列的空余区域；所述相邻像素电极为与该输入晶体管电连接的像素电极相邻的一个像素电极。
2.根据权利要求1所述的阵列基板，其特征在于，所述输入晶体管的第二极通过中间连接件与对应的像素电极电连接；
所述中间连接件和所述数据线位于不同的金属层。
3.根据权利要求1或2所述的阵列基板，其特征在于，每个输入晶体管具有至少一个控制极，该至少一个控制极与至少一条扫描线电连接。
4.根据权利要求1或2所述的阵列基板，其特征在于，所述输入晶体管包括单栅晶体管或多栅晶体管。
5.根据权利要求1或2所述的阵列基板，其特征在于，所述输入晶体管为多晶硅晶体管或氧化物晶体管。
6.一种显示面板，其特征在于，包括：如权利要求1-5中任一项所述的阵列基板。
7.一种显示装置，其特征在于，包括：如权利要求6所述的显示面板。
8.一种阵列基板的制备方法，其特征在于，包括：
在每个像素电极所在子像素列的空余区域设置输入晶体管，使该输入晶体管的控制极与扫描线电连接，该输入晶体管的第一极、第二极分别与数据线、该像素电极电连接。
9.根据权利要求8所述的阵列基板的制备方法，其特征在于，还包括：
在第一金属层、第二金属层分别设置中间连接件、所述数据线，使所述中间连接件的一端通过过孔与所述输入晶体管的第二极电连接，另一端通过过孔与所述像素电极电连接。
10.根据权利要求8所述的阵列基板的制备方法，其特征在于，在每个像素电极所在子像素列的空余区域设置输入晶体管，使该输入晶体管的控制极与扫描线电连接，包括：
在每个像素电极所在子像素列中与该像素电极临近的空余区域设置输入晶体管，使该输入晶体管具体有至少一个控制极，该至少一个控制极与至少一条扫描线电连接。
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