CN114582963A - 薄膜晶体管、其制作方法、显示面板及电子设备 - Google Patents

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CN114582963A CN202011362883.2A CN202011362883A CN114582963A CN 114582963 A CN114582963 A CN 114582963A CN 202011362883 A CN202011362883 A CN 202011362883A CN 114582963 A CN114582963 A CN 114582963A
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conductive
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庄琼阳
张志江
林俊仪
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Shenzhen Royole Technologies Co Ltd
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Abstract

本申请提供一种薄膜晶体管、其制作方法、显示面板及电子设备。本申请的薄膜晶体管包括：沟道层、源极及漏极；所述源极和漏极中的至少一个包括依次层叠设置的第一导电部、第二导电部及第三导电部，所述第一导电部相较于所述第二导电部及所述第三导电部靠近所述沟道层设置。本申请的薄膜晶体管，具有更高的稳定性和可靠性。

Description

薄膜晶体管、其制作方法、显示面板及电子设备
技术领域
本申请涉及显示领域，具体涉及一种薄膜晶体管、其制作方法、显示面板及电子设备。
背景技术
现有的薄膜晶体管经过长时间使用之后，容易造成器件不稳定，从而影响显示面板功能的正常使用，增加了后期维修的成本。
发明内容
针对上述问题，本申请提供一种薄膜晶体管，具有更高的稳定性和可靠性。
一种薄膜晶体管，其包括：沟道层、源极及漏极；所述源极和漏极中的至少一个包括依次层叠设置的第一导电部、第二导电部及第三导电部，所述第一导电部相较于所述第二导电部及所述第三导电部靠近所述沟道层设置。
可选地，所述第三导电部包括叠设于所述第二导电部背离所述沟道层的表面的层叠部及连接于所述层叠部并且覆盖所述第二导电部的侧面和所述第一导电部的侧面的密封部，以将所述第一导电部和所述第二导电部密封在所述第三导电部和所述沟道层围合的空间。
可选地，还包括设置于沟道层背离所述第一导电部的一侧的栅极绝缘层；所述栅极绝缘层包括第一部、及依次环绕所述第一部周缘设置的第二部及第三部；所述沟道层包括相连的第四部及第五部；所述沟道层覆盖所述栅极绝缘层的第一部；所述第一导电部覆盖所述沟道层的第四部以及所述栅极绝缘层的第二部；所述第二导电部覆盖所述第一导电部背离所述沟道层的表面；所述第三导电部覆盖所述第二导电部背离所述沟道层的表面及侧面、第一导电部侧面、沟道层的第五部以及所述栅极绝缘层的第三部。
可选地，所述第一导电部的化学活性强于所述第二导电部的化学活性，所述第三导电部的化学活性强于所述第二导电部的化学活性。
可选地，所述第一导电部的厚度为20nm至30nm；所述第二导电部的厚度为350nm至400nm；所述第三导电部的厚度为20nm至30nm。
可选地，所述薄膜晶体管还包括栅极，所述栅极设在所述栅极绝缘层背离所述沟道层的一侧，与所述沟道层对应设置。
基于同样的发明构思，本申请实施例还提供一种薄膜晶体管的制作方法，所述方法包括：
在基底的一侧形成沟道层；
在所述沟道层背离基底的表面依次形成第一导电层及第二导电层；
将所述第一导电层及所述第二导电层进行刻蚀，以在沟道层的一侧表面形成中间态源极及中间态漏极，其中，所述中间态源极或所述中间态栅极包括依次层叠设置于沟道层表面的第一导电部及第二导电部；
在所述中间态源极、中间态漏极、沟道层的表面覆盖第三导电层，以使第三导电层密封中间态源极、中间态漏极及沟道层；以及
第三导电层进行刻蚀，形成间隔设置于沟道层同一侧，且分别与沟道层电连接的源极和漏极，其中，所述源极和漏极中的至少一个包括依次层叠设置的第一导电部、第二导电部及第三导电部。
可选地，所述第三导电部包括叠设于所述第二导电部背离所述沟道层的表面的层叠部及连接于所述层叠部并且覆盖所述第二导电部的侧面和所述第一导电部的侧面的密封部，以将所述第二导电部密封在所述第一导电部和第二导电部围合的空间。
可选地，所述第一导电部的化学活性强于所述第二导电部的化学活性，所述第三导电部的化学活性强于所述第二导电部的化学活性。
可选地，所述第一导电部的厚度为20nm至30nm；所述第二导电部的厚度为350nm至400nm；所述第三导电部的厚度为20nm至30nm。
基于同样的发明构思，本申请实施例还提供一种显示面板，其包括本申请实施例所述的薄膜晶体管，所述多个薄膜晶体管呈阵列排布。
基于同样的发明构思，本申请实施例还提供一种电子设备，其包括设备主体及本申请实施例所述的显示面板，所述显示面板设在所述设备主体上，为所述电子设备提供显示界面。
本申请的薄膜晶体管的源极和漏极中的至少一个包括依次层叠设置的三层导电部，使得薄膜晶体管的稳定性和可靠性更高。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例的薄膜晶体管的结构示意图。
图2是本申请一实施例的薄膜晶体管的制作方法流程示意图。
图3是本申请又实施例的薄膜晶体管的制作方法流程示意图。
图4是本申请实施例提供的显示面板的结构示意图。
图5是本申请实施例提供的电子设备的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
下面将结合附图，对本申请实施例中的技术方案进行描述。
需要说明的是，为便于说明，在本申请的实施例中，相同的附图标记表示相同的部件，并且为了简洁，在不同实施例中，省略对相同部件的详细说明。
请参见图1，本申请实施例提供一种薄膜晶体管100，其包括：沟道层10、源极30及漏极50；源极30及漏极50间隔设置于沟道层10的同一侧，源极30及漏极50分别与沟道层10电连接；源极30和漏极50中的至少一个包括依次层叠设置的第一导电部31、第二导电部33及第三导电部35，第一导电部31相较于第二导电部33及第三导电部35靠近沟道层10设置。
在一些实施例中，本申请实施例的薄膜晶体管100还包括基板20、栅极40及栅极绝缘层60。栅极40设置于基板20的一侧的表面，栅极绝缘层60设置于栅极40背离基板20的表面及侧面、并覆盖基板20，也就是说，栅极40被密封在基板20和栅极绝缘层60围合的空间。
本申请的薄膜晶体管100的源极30和漏极50中的至少一个包括依次层叠设置的三层导电部，使得薄膜晶体管100的稳定性和可靠性更高。
在一些实施例中，第一导电部31的化学活性强于第二导电部33的化学活性，第三导电部35的化学活性强于第二导电部33的化学活性。将化学活性较强的第二导电部33设置于第一导电部31和第三导电部35围合的空间，这样可以更好的防止第二导电部33的金属被氧化，降低源极30和漏极50的导电性能，从而影响薄膜晶体管100的稳定性。
可选地，基板20可以为玻璃基板20，也可以为在玻璃基板20上沉积聚酰亚胺(PI)柔性基板的基板等。
可选地，第一导电部31可以包括但不限于包括钼(Mo)、钛(Ti)、铝(Al)等金属或合金。第二导电部33可以包括但不限于包括铜等金属或合金。第三导电部35可以包括但不限于包括钼(Mo)、钛(Ti)、铝(Al)等金属或合金。第一导电部31和第二导电部33材料组成可以相同，也可以不同，本申请不作具体限定。沟道层10可以包括但不限于包括氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)非晶硅(a-Si)，多晶硅(p-Si)，金属氧化物(metaloxide)等非晶硅(a-Si)，多晶硅(p-Si)，金属氧化物(metal oxide)等半导体材料。栅极40可以包括但不限于包括钛(Ti)，铝(Al)，钼(Mo)，铜(Cu)，金(Au)等金属或者金属合金等。栅极绝缘层60可以为无机绝缘层，例如二氧化硅、氮化硅等中的至少一种。
在一具体实施例中，第一导电部31为钼，第二导电部33为铜，第三导电部35为钼。将铜包裹在钼围合的空间，可以有效减少铜在高温下氧化成氧化铜，从而降低导电性能，此外，还可以防止铜离子扩展至沟道层10，导致薄膜晶体管100电学性能劣化和可靠性降低，有利于提高薄膜晶体管100的稳定性和可靠性。铜的电阻率比较低，采用铜作为第二导电部33，可以把源极30和漏极50做的更细或更窄，降低薄膜晶体管100的负载。
可选地，第二导电部33的导电性高于第一导电部31的导电性，第二导电部33的导电性高于第三导电部35的导电性。
可选地，第一导电部31的厚度为20nm至30nm，具体地，第一导电部31的厚度可以为但不限于为20nm、22nm、24nm、26nm、28nm、30nm等。第二导电部33的厚度为350nm至400nm，具体地，第二导电部33的厚度可以为但不限于为350nm、360nm、370nm、380nm、390nm、400nm等。第三导电部35的厚度为20nm至30nm，具体地，第一导电部31的厚度可以为但不限于为20nm、22nm、24nm、26nm、28nm、30nm等。第二导电部33的厚度为第一导电部31厚度11倍以上。第二导电部33的厚度为第三导电部35厚度11倍以上。第二导电部33的导电性更好，第二导电部33的厚度越高，越有利于降低源极30和漏极50的电阻。
在一些实施例中，第三导电部35包括叠设于第二导电部33背离沟道层10的表面的层叠部351及连接于层叠部351并且覆盖第二导电部33的侧面和第一导电部31的侧面的密封部353，以将第一导电部31和第二导电部33密封在第三导电部35和沟道层10围合的空间，以及将第二导电部33密封在第三导电部35和第一导电部31围合的空间。也就是说，密封部353与层叠部351连接，且环绕层叠部351的周缘设置。第二导电部33的化学活性较强，将化学活性较为活泼的第二导电部33密封在第三导电部35和第一导电部31围合的空间，这样可以防止薄膜晶体管100在使用的过程中，第二导电部33被氧化形成金属阳离子，并在热或电场应力下析出的阳离子扩散至沟道层10，导致薄膜晶体管100电学性能劣化和可靠性降低，有利于提高薄膜晶体管100的稳定性和可靠性。
在一些实施例中，栅极绝缘层60包括第一部61、及依次环绕第一部61周缘设置的第二部63及第三部65；沟道层10包括相连的第四部11及第五部13；沟道层10覆盖栅极绝缘层60的第一部61；第一导电部31覆盖沟道层10的第四部11以及栅极绝缘层60的第二部63；第二导电部33覆盖第一导电部31背离沟道层10的表面；第三导电部35覆盖第二导电部33背离沟道层10的表面及侧面、第一导电部31侧面、沟道层10的第五部13以及栅极绝缘层60的第三部65。具体地，第四部11和第五部13均为环形，第五部13连接于第四部11的周缘。这样可以更好的将第二导电部33密封在第一导电部31和第三导电部35之间，使得薄膜晶体管100的稳定性更高。
在一些实施例中，本申请实施例的薄膜晶体管还包括平坦化层70，平坦化层70位于源极30和漏极50背离基板20的一侧，用于防止外界水汽、灰尘等进入薄膜晶体管100内部，损坏薄膜晶体管100，有利于提高薄膜晶体管100的稳定性。可选地，平坦化层70可以为无机绝缘层，例如二氧化硅、氮化硅等，也可以为有机绝缘层。无机材料制得的平坦化层70具有更好的密封性，使得制得的薄膜晶体管100具有更高的稳定性。
请参见图2，本申请实施例还提供一种薄膜晶体管100的制作方法，其包括：
S201，在基底的一侧形成沟道层10；
具体地，可以采用溅射(sputter，PVD)、化学气相沉积(Chemical VapourDeposition，CVD)、等离子体增强化学的气相沉积法(Plasma Enhanced Chemical VaporDeposition，PECVD)、分子束外延(Molecular beam epitaxy，MBE)等方式，在基底的一侧采用沟道层10材料形成整层图层，再将图层进行刻蚀，使其图形化，形成阵列排布的多个沟道层10。
请参见图3，可选地，在步骤S201之前，本申请实施例的薄膜晶体管100的制作方法还包括：
S1，在基底的表面采用栅极40层形成材料形成栅极40图层；
具体地，可以采用溅射(sputter，PVD)、化学气相沉积(Chemical VapourDeposition，CVD)、等离子体增强化学的气相沉积法(Plasma Enhanced Chemical VaporDeposition，PECVD)、分子束外延(Molecular beam epitaxy，MBE)等方式形成栅极40图层。
S2，对栅极40图层进行刻蚀，形成阵列排布的多个栅极40；以及
具体地，先在栅极40图层上设置掩膜，再采用激光刻蚀或化学刻蚀等方法进行刻蚀，形成阵列排布的多个栅极40，然后去除掩膜。
S3，在多个栅极40背离基板20的一侧形成整层栅极绝缘层60。
具体地，可以采用溅射(sputter，PVD)、化学气相沉积(Chemical VapourDeposition，CVD)、等离子体增强化学的气相沉积法(Plasma Enhanced Chemical VaporDeposition，PECVD)、分子束外延(Molecular beam epitaxy，MBE)、旋涂(Spin coating)、狭缝涂布(slot coating)等方式形成栅极绝缘层60。
S202，在沟道层10背离基底的表面依次形成第一导电层及第二导电层；
具体地，采用溅射(sputter，PVD)、化学气相沉积(Chemical Vapour Deposition，CVD)、等离子体增强化学的气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)、分子束外延(Molecular beam epitaxy，MBE)等方式，在沟道层10背离基底的表面依次制备第一导电层及第二导电层。其中第一导电层覆盖整个沟道层10，第二导电层覆盖整个第一导电层，以使沟道层10与第一导电层及第二导电层依次电连接。
S203，将第一导电层及第二导电层进行刻蚀，以在沟道层10的一侧表面形成中间态源极30及中间态漏极50，其中，中间态源极30或中间态栅极40包括依次层叠设置于沟道层10表面的第一导电部31及第二导电部33；
具体地，在第二导电层上设置具有图形化通孔的掩膜，采用过氧化氢(H2O2)刻蚀液，将第一导电层及第二导电层进行刻蚀，使第一导电层形成多个第一导电部31，第二导电层形成多个第二导电部33，第一导电层和第二导电层层叠结构形成中间态源极30及中间态漏极50，中间态源极30和中间态漏极50间隔设置于沟道层10两侧，且中间态源极30和中间态漏极50分别与沟道层10电连接。刻蚀完成后，去除掩膜。
可选地，第一导电层的化学活性强于第二导电层的化学活性。改进前先形成层叠设置的第一导电层、第二导电层及第三导电层再进行刻蚀，第三导电层先接触刻蚀液，会先进行刻蚀，刻蚀到一定程度后，第二导电层与第三导电层之间形成原电池，加速第三导电层的刻蚀速度，使得第三导电层容易过度刻蚀，制得源极30和漏极50的第一导电部31、第二导电部33及第三导电部35的宽度不容易控制，改进后，在形成第一导电层和第二导电层后，就先对第一导电层和第二导电层进行化学刻蚀，第一导电层的刻蚀速度大于第二导电层的刻蚀速度，在刻蚀时，第二导电层先接触刻蚀液，只有当第二导电层基本刻蚀完毕，露出第一导电层时，才会对第一导电层进行刻蚀，更容易控制形成的第一导电部31和第二导电部33的线宽，使第一导电部31和第二导电部33的线宽尽量接近。
S204，在中间态源极30、中间态漏极50、沟道层10的表面覆盖第三导电层，以使第三导电层密封中间态源极30、中间态漏极50及沟道层10；以及
具体地，采用溅射(sputter，PVD)、化学气相沉积(Chemical Vapour Deposition，CVD)、等离子体增强化学的气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)、分子束外延(Molecular beam epitaxy，MBE)等方式制备第三导电层，中间态源极30、中间态漏极50及沟道层10被密封与第三导电层和基板20之间。
S205，将第三导电层进行刻蚀，形成间隔设置于沟道层10同一侧，且分别与沟道层10电连接的源极30和漏极50，其中，源极30和漏极50中的至少一个包括依次层叠设置的第一导电部31、第二导电部33及第三导电部35。
具体地，在第二导电层上设置具有图形化通孔的掩膜，采用过氧化氢(H2O2)刻蚀液，对第三导电层进行刻蚀，使第三导电层形成多个第三导电部35。刻蚀完成后，去除掩膜。
在一些实施例中，第三导电部35包括叠设于第二导电部33背离沟道层10的表面的层叠部351及连接于层叠部351并且覆盖第二导电部33的侧面和第一导电部31的侧面的密封部353，以将第一导电部31和第二导电部33密封在第三导电部35和沟道层10围合的空间，以及将第二导电部33密封在第三导电部35和第一导电部31围合的空间。也就是说，密封部353与层叠部351连接，且环绕层叠部351的周缘设置。第二导电部33的化学活性较强，将化学活性较为活泼的第二导电部33密封在第三导电部35和第一导电部31围合的空间，这样可以防止薄膜晶体管100在使用的过程中，第二导电部33析出的阳离子扩散至沟道层10，从而提高薄膜晶体管100的稳定性。
在一些实施例中，在步骤S205之后，本申请实施例的薄膜晶体管100的制作方法还包括：
在源极30和漏极50背离基板20的一侧形成平坦化层70。
具体地，平坦化层70可以防止外界水汽、灰尘等进入薄膜晶体管100内部，损坏薄膜晶体管100，有利于提高薄膜晶体管100的稳定性。可选地，平坦化层70可以为无机绝缘层，例如二氧化硅、氮化硅等，也可以为有机绝缘层。无机材料制得的平坦化层70具有更好的密封性，使得制得的薄膜晶体管100具有更高的稳定性。
本申请的薄膜晶体管100的制作方法，在形成第一导电层和第二导电层后，先将第一导电层和第二导电层进行刻蚀，刻蚀完成后，在制备第三导电层，这样可以更好的保证制得的源极30和漏极50的第一导电部31、第二导电部33及第三导电部35的宽度尽量一致，工艺条件容易控制，方法简便。
请参见图4，本申请实施例还提供一种显示面板300，其包括多个本申请实施例的薄膜晶体管100，多个薄膜晶体管100呈阵列排布。
请参见图5，本申请实施例还提供一种电子设备400，其包括设备主体410及本申请实施例的的显示面板300，显示面板300设在设备主体410上，为电子设备400提供显示界面。
本申请的电子设备包括但不限于包括显示器、电脑、电视机、平板电脑、手机、电子阅读器、带显示屏的智能手表、智能手环、带显示屏的播放器等具有显示功能的设备。
在本文中提及“实施例”“实施方式”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现所述短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
最后应说明的是，以上实施方式仅用以说明本申请的技术方案而非限制，尽管参照以上较佳实施方式对本申请进行了详细说明，本领域的普通技术人员应当理解，可以对本申请的技术方案进行修改或等同替换都不应脱离本申请技术方案的精神和范围。

Claims (12)

1.一种薄膜晶体管，其特征在于，包括：沟道层、源极及漏极；所述源极和漏极中的至少一个包括依次层叠设置的第一导电部、第二导电部及第三导电部，所述第一导电部相较于所述第二导电部及所述第三导电部靠近所述沟道层设置。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述第三导电部包括叠设于所述第二导电部背离所述沟道层的表面的层叠部及连接于所述层叠部并且覆盖所述第二导电部的侧面和所述第一导电部的侧面的密封部，以将所述第一导电部和所述第二导电部密封在所述第三导电部和所述沟道层围合的空间。
3.根据权利要求1所述的薄膜晶体管，其特征在于，还包括设置于沟道层背离所述第一导电部的一侧的栅极绝缘层；所述栅极绝缘层包括第一部、及依次环绕所述第一部周缘设置的第二部及第三部；所述沟道层包括相连的第四部及第五部；所述沟道层覆盖所述栅极绝缘层的第一部；所述第一导电部覆盖所述沟道层的第四部以及所述栅极绝缘层的第二部；所述第二导电部覆盖所述第一导电部背离所述沟道层的表面；所述第三导电部覆盖所述第二导电部背离所述沟道层的表面及侧面、第一导电部侧面、沟道层的第五部以及所述栅极绝缘层的第三部。
4.根据权利要求1所述的薄膜晶体管，其特征在于，所述第一导电部的化学活性强于所述第二导电部的化学活性，所述第三导电部的化学活性强于所述第二导电部的化学活性。
5.根据权利要求1所述的薄膜晶体管，其特征在于，所述第一导电部的厚度为20nm至30nm；所述第二导电部的厚度为350nm至400nm；所述第三导电部的厚度为20nm至30nm。
6.根据权利要求3所述的薄膜晶体管，其特征在于，所述薄膜晶体管还包括栅极，所述栅极设在所述栅极绝缘层背离所述沟道层的一侧，与所述沟道层对应设置。
7.一种薄膜晶体管的制作方法，其特征在于，所述方法包括：
在基底的一侧形成沟道层；
在所述沟道层背离基底的表面依次形成第一导电层及第二导电层；
将所述第一导电层及所述第二导电层进行刻蚀，以在沟道层的一侧表面形成中间态源极及中间态漏极，其中，所述中间态源极或所述中间态栅极包括依次层叠设置于沟道层表面的第一导电部及第二导电部；
在所述中间态源极、中间态漏极、沟道层的表面覆盖第三导电层，以使第三导电层密封中间态源极、中间态漏极及沟道层；以及
第三导电层进行刻蚀，形成间隔设置于沟道层同一侧，且分别与沟道层电连接的源极和漏极，其中，所述源极和漏极中的至少一个包括依次层叠设置的第一导电部、第二导电部及第三导电部。
8.根据权利要求7所述的薄膜晶体管，其特征在于，所述第三导电部包括叠设于所述第二导电部背离所述沟道层的表面的层叠部及连接于所述层叠部并且覆盖所述第二导电部的侧面和所述第一导电部的侧面的密封部，以将所述第二导电部密封在所述第一导电部和第二导电部围合的空间。
9.根据权利要求7所述的薄膜晶体管，其特征在于，所述第一导电部的化学活性强于所述第二导电部的化学活性，所述第三导电部的化学活性强于所述第二导电部的化学活性。
10.根据权利要求7所述的薄膜晶体管，其特征在于，所述第一导电部的厚度为20nm至30nm；所述第二导电部的厚度为350nm至400nm；所述第三导电部的厚度为20nm至30nm。
11.一种显示面板，其特征在于，包括多个权利要求1-10任一项所述的薄膜晶体管，所述多个薄膜晶体管呈阵列排布。
12.一种电子设备，其特征在于，包括设备主体及权利要求11所述的显示面板，所述显示面板设在所述设备主体上，为所述电子设备提供显示界面。
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