CN114582823A - 半导体芯片和包括该半导体芯片的半导体封装 - Google Patents

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pad
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semiconductor
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严柱日
李宇镇
赵亨皓
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SK Hynix Inc
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Abstract

本发明涉及半导体芯片和包括该半导体芯片的半导体封装。一种半导体芯片包括：芯片主体，其包括信号输入/输出电路；芯片焊盘结构，其设置在芯片主体的表面上，该芯片焊盘结构包括第一芯片焊盘和第二芯片焊盘，这两个芯片焊盘具有不同的表面积；以及芯片焊盘选择电路，其设置在芯片主体中并且电连接至信号输入/输出电路和芯片焊盘结构。芯片焊盘选择电路被配置为选择性地将第一芯片焊盘和第二芯片焊盘中的一个电连接至信号输入/输出电路。

Description

半导体芯片和包括该半导体芯片的半导体封装
技术领域
本公开总体上涉及封装技术，更具体地，涉及包括不同表面积的芯片焊盘的半导体芯片和包括其的半导体封装。
背景技术
如今，半导体行业正在向以低成本制造重量轻、紧凑、高速、多功能、高性能和高可靠的半导体产品的方向演进，并且半导体封装技术是实现这一目标的重要部分。半导体封装技术是指将具有通过晶圆工艺形成的电路部分的半导体芯片安装在封装基板上，通过封装基板确保半导体芯片与外部电子装置之间的电连接，保护半导体芯片免受外部环境影响等的技术。将半导体芯片安装在封装基板上的技术包括将半导体芯片和封装基板引线接合的方法、将半导体芯片和封装基板倒装芯片接合的方法等。
发明内容
根据本公开的实施方式的半导体芯片可包括：芯片主体，其包括信号输入/输出电路；芯片焊盘结构，其设置在芯片主体的表面上，该芯片焊盘结构包括输入/输出焊盘单元和控制焊盘单元；以及芯片焊盘选择电路，其设置在芯片主体中并且电连接至信号输入/输出电路和芯片焊盘结构。输入/输出焊盘单元包括第一芯片焊盘和第二芯片焊盘，第一芯片焊盘和第二芯片焊盘具有不同的表面积。芯片焊盘选择电路被配置为选择第一芯片焊盘和第二芯片焊盘中的一个并且被配置为基于从控制焊盘单元输入的控制信号将第一芯片焊盘和第二芯片焊盘中的一个电连接到信号输入/输出电路。
根据本公开的另一实施方式的半导体封装可包括封装基板以及设置在封装基板上的半导体芯片。封装基板包括基板主体以及设置在基板主体的表面上的多个芯片连接焊盘。半导体芯片包括芯片主体以及设置在芯片主体的表面上的芯片焊盘结构，该芯片焊盘结构包括多个输入/输出焊盘单元和至少一个控制焊盘单元。多个输入/输出焊盘单元和至少一个控制焊盘单元被设置为分别与多个芯片连接焊盘对应。多个输入/输出焊盘单元中的每一个包括被设置为彼此间隔开的第一芯片焊盘和第二芯片焊盘，第一芯片焊盘和第二芯片焊盘具有不同的表面积。第一芯片焊盘和第二芯片焊盘中的一个芯片焊盘电连接至多个芯片连接焊盘当中的对应芯片连接焊盘。
附图说明
图1是示意性地示出根据本公开的实施方式的半导体封装的横截面图。
图2是示意性地示出根据本公开的实施方式的封装基板的平面图。
图3是示意性地示出根据本公开的实施方式的半导体芯片的平面图。
图4是示意性地示出根据本公开的实施方式的由半导体芯片的芯片焊盘生成的寄生电容的示图。
图5是根据本公开的实施方式的半导体芯片的芯片焊盘选择电路的电路图。
图6是示意性地示出根据本公开的实施方式的半导体封装的平面图。
图7是示意性地示出根据本公开的另一实施方式的半导体芯片的平面图。
图8是示意性地示出在本申请的另一实施方式中接合到图7的半导体芯片的封装基板的平面图。
图9是根据本公开的另一实施方式的半导体封装的平面图。
图10是示意性地示出根据本公开的实施方式的半导体芯片的芯片焊盘选择电路的电路图。
图11是根据本公开的实施方式的包括芯片焊盘选择电路的半导体芯片的示意性横截面图。
具体实施方式
以下，将参照附图详细描述本公开的实施方式。在附图中，为了清楚地表达各个装置的组件，组件的尺寸(例如，组件的宽度和厚度)被放大。本文所使用的术语可对应于在实施方式中考虑其功能选择的词语，术语的含义可根据实施方式所属领域的普通技术人员而不同地解释。如果明确地详细定义，则术语可根据定义来解释。除非另外定义，否则本文所使用的术语(包括技术术语和科学术语)具有实施方式所属领域的普通技术人员通常理解的相同含义。
另外，除非上下文中另外清楚地使用，否则词语的单数形式表达应该被理解为包括词语的复数形式。将理解，术语“包括”、“包含”或“具有”旨在指明特征、数量、步骤、操作、组件、元件、部分或其组合的存在，而非用于排除存在或添加一个或更多个其它特征、数量、步骤、操作、组件、元件、部分或其组合的可能性。
在本说明书中，短语“预定方向”可意指的方向涵盖在坐标系中确定的一个方向以及与该方向相反的方向。作为示例，在x-y-z坐标系中，x方向可涵盖平行于x方向的方向。即，x方向可意指z轴的绝对值从原点0沿着x轴在正方向上增加的方向和x轴的绝对值从原点0沿着x轴在负方向上增加的方向中的全部。y方向和z方向可各自在x-y-z坐标系中以基本上相同的方式解释。
在本说明书中，除了一个元件到另一元件的直接接合之外，一个元件和另一元件之间的接合可包括通过插置在一个元件和另一元件之间的中间材料的间接接合。作为示例，封装基板的芯片连接焊盘和半导体芯片的芯片焊盘之间的接合可不仅意指芯片连接焊盘和芯片焊盘直接接合，而且指诸如凸块或焊料的接合材料被插置在芯片连接焊盘和芯片焊盘之间，以使得芯片连接焊盘和芯片焊盘彼此接合。
图1是示意性地示出根据本公开的实施方式的半导体封装1的横截面图。参照图1，半导体封装1可包括封装基板10和设置在封装基板10上的半导体芯片20。封装基板10和半导体芯片20可通过导电连接器230彼此接合。导电连接器230可包括例如凸块。
封装基板10可包括具有上表面110S1和下表面110S2的基板主体110。封装基板10可包括设置在基板主体110的上表面110S1上的芯片连接焊盘120。封装基板10可包括设置为在第一方向和第二方向(例如，x方向和z方向)上与芯片连接焊盘120间隔开的多个连接焊盘130。在实施方式中，多个连接焊盘130可设置在基板主体110的下表面110S2上。封装基板10可包括分别设置在多个连接焊盘130上的多个连接结构140。多个连接结构140可包括例如凸块或焊球。例如，多个连接结构140可被配置为电连接至其它半导体封装或其它电子系统。
尽管图1中未示出，在实施方式中，芯片连接焊盘120可沿着第三方向(例如，y方向)布置在基板主体110的上表面110S1上。多个芯片连接焊盘120的布置方式将稍后参照图2描述。另外，连接焊盘130可沿着第三方向(例如，y方向)布置在基板主体110的下表面110S2上。多个连接焊盘130的布置方式将稍后参照图2描述。以下，为了描述方便，当在多个连接焊盘130当中选择彼此区分的两个不同的连接焊盘时，所选择的两个连接焊盘分别被称为第一连接焊盘130a和第二连接焊盘130b。在这种情况下，在多个连接结构140当中，与第一连接焊盘130a接触的连接结构可被称为第一连接结构140a，与第二连接焊盘130b接触的连接结构可被称为第二连接结构140b。
参照图1，多条布线150可设置在基板主体110上/中。多条布线150当中的第一布线150a可将第一连接结构140a电连接到对应芯片连接焊盘120。多条布线150当中的第二布线150b可将第二连接结构140b电连接到其它芯片连接焊盘120(图1中未示出)。
在实施方式中，第一布线150a和第二布线150b可具有不同的长度。因此，当沿着第一布线150a和第二布线150b传送电信号时，由于布线的长度不同，可在第一布线150a和第二布线150b中生成不同的寄生电容。参照图1，第一布线150a可包括第一外层电路a1和第一通孔a2。第二布线150b可包括第二外层电路b1和第二通孔b2。第一外层电路a1和第二外层电路b1可设置在基板主体110的上表面110S1上。第一通孔a2和第二通孔b2可设置在基板主体110中以分别将第一外层电路a1和第二外层电路b1连接到对应的第一连接焊盘130a和第二连接焊盘130b。第一外层电路a1和第二外层电路b1可具有各种形状和长度。第一通孔a2和第二通孔b2可形成为具有基本上相同的形状和长度。
在实施方式中，如图1所示，第一布线150a的第一外层电路a1和第二布线150b的第二外层电路b1可在电信号路径上具有不同的长度。因此，当沿着第一外层电路a1和第二外层电路b1传送电信号时，基于不同的长度，可沿着第一外层电路a1和第二外层电路b1生成不同的寄生电容。
在图1中未示出的一些实施方式中，多条布线150的配置可不同地修改。作为示例，多条布线150中的每一条还可包括在基板主体110内部的至少一个内层电路。至少一个内层电路可通过至少一个通孔电连接至外层电路和连接焊盘。在这种情况下，基于外层电路和内层电路的长度之和，多条布线150中的每一条中生成的寄生电容的大小可变化。
参照图1，半导体芯片20可包括具有第一表面210S1和第二表面210S2的芯片主体210以及设置在第一表面210S1上的芯片焊盘单元220。芯片主体210可包括内部集成电路。在实施方式中，内部集成电路可设置在芯片主体210的内区域中。尽管图1中未示出，芯片主体210可包括电连接至内部集成电路的信号输入/输出电路。在内部集成电路中处理的电信号可经过信号输入/输出电路以到达芯片焊盘单元220。另外，通过芯片焊盘单元220输入的电信号可经过信号输入/输出电路以传送至内部集成电路。信号输入/输出电路和芯片焊盘单元220之间的电信号传输将稍后参照图5描述。
芯片焊盘单元220可被设置为与第一表面210S1上的芯片连接焊盘120对应。各个芯片焊盘单元220可包括设置为彼此间隔开的第一芯片焊盘220a和第二芯片焊盘220b。与第二芯片焊盘220b相比，第一芯片焊盘220a可具有不同的表面积，二者均形成在第一表面210S1上。第一芯片焊盘220a和第二芯片焊盘220b中的一个可接合到对应芯片连接焊盘120。接合可通过导电连接器230实现。确定第一芯片焊盘220a和第二芯片焊盘220b中的要接合到芯片连接焊盘120的一个芯片焊盘的方法将稍后参照图6描述。
第一芯片焊盘220a和第二芯片焊盘220b中的要接合到芯片连接焊盘120的一个芯片焊盘可用作接合焊盘。信号输入/输出电路可通过接合焊盘电连接至芯片连接焊盘120。参照图1，第二芯片焊盘220b可用作接合焊盘。第一芯片焊盘220a和第二芯片焊盘220b当中的不接合到芯片连接焊盘120的另一芯片焊盘可用作芯片测试焊盘。芯片测试焊盘可用作将用于测试半导体芯片20的内部集成电路的操作的测试装置连接到内部集成电路的焊盘。在实施方式中，可在半导体芯片20被安装在封装基板10上之前针对半导体芯片20执行使用芯片测试焊盘的操作测试。
尽管图1中未示出，连接至第一芯片焊盘220a和第二芯片焊盘220b的芯片焊盘选择电路和信号输入/输出电路可设置在芯片主体中。芯片焊盘选择电路可被配置为选择性地将接合焊盘和芯片测试焊盘中的一个电连接到信号输入/输出电路。芯片焊盘选择电路的详细配置将稍后参照图5描述。
尽管图1中未示出，芯片焊盘单元220可按多个沿着第三方向(例如，y方向)布置在芯片主体210的第一表面210S1上。第一芯片焊盘220a和第二芯片焊盘220b中的每一个可沿着第三方向设置。多个芯片焊盘单元220的布置方式将稍后参照图3描述。
图2是示意性地示出根据本公开的实施方式的封装基板的平面图。图2可以是图1所示的半导体封装1的封装基板10的平面图。
参照图2，多个芯片连接焊盘120可设置在基板主体110的上表面110S1上。多个芯片连接焊盘120可被设置为沿着第三方向(例如，y方向)在基板主体110的上表面110S1上彼此间隔开。在实施方式中，多个芯片连接焊盘120可被设置为形成列L1。另外，在实施方式中，多个芯片连接焊盘120可布置成在y方向上彼此平行的两列L1。多个连接焊盘130可设置在基板主体110的下表面110S2上。尽管图2中未示出，图1的连接结构140可分别设置在对应连接焊盘130上。作为示例，如图1所示，第一连接焊盘130a和第二连接焊盘130b可被设置为在基板主体110的下表面110S2上在x方向上彼此相邻。第一连接结构140a可设置在对应的第一连接焊盘130a上，第二连接结构140b可设置在对应的第二连接焊盘130b上。
一起参照图1和图2，在实施方式中，各个第一连接结构140a可通过第一连接焊盘130a通过第一布线150a电连接至多个芯片连接焊盘120当中的对应一个芯片连接焊盘。各个第二连接结构140b可通过第二连接焊盘130b由第二布线150b电连接至多个芯片连接焊盘120当中的对应的另一芯片连接焊盘。一个芯片连接焊盘和另一芯片连接焊盘可被设置为在y方向上彼此相邻。第一布线150a和第二布线150b可分别具有对应的第一外层电路a1和第二外层电路b1。在这种情况下，第一外层电路a1和第二外层电路b1可在电信号路径上具有不同的长度。
此外，如图1和图2所示，第一连接焊盘130a和第二连接焊盘130b可被设置为在基板主体110的下表面110S2上在x方向上彼此相邻，以使得第一连接结构140a和第二连接结构140b可被设置为在x方向上彼此相邻。然而，本发明不限于此，第一连接焊盘130a和第二连接焊盘130b可能未设置为在基板主体110的下表面110S上彼此相邻。作为示例，第一连接焊盘130a和第二连接焊盘130b可被设置为在基板主体110的下表面110S上在x方向或y方向上不彼此面对。因此，第一连接结构140a和第二连接结构140b可能未设置为彼此相邻。第一连接焊盘130a和第二连接焊盘130b的配置可由封装基板10的设计配置确定。作为示例，根据半导体封装的功能和用途，设计配置可包括用于连接焊盘130、连接结构140和布线150的各种布置配置。
一起参照图1和图2，可从多个连接结构140到对应的芯片连接焊盘120设置多条布线150。在图2中，为了描述方便，作为多条布线150的示例示出第一布线150a和第二布线150b。尽管未示出，第一布线150a和第二布线150b以外的布线可分别设置在对应的连接结构140和芯片连接焊盘120之间。在这种情况下，多条布线150的长度可彼此不同。在这种情况下，随着布线150的长度缩短，在电信号传输处理期间，由基板主体110中的布线150生成的半导体封装1的寄生电容可减小。
在实施方式中，参照图2，具有第一外层电路a1的第一布线150a的长度可短于具有第二外层电路b1的第二布线150b的长度。在这种情况下，由第一布线150a生成的寄生电容可小于由第二布线150b生成的寄生电容。以下，由上述布线生成的寄生电容将被称为“封装寄生电容”。
在本公开的实施方式中，提供一种配置以补偿由于多条布线150的长度不同而在封装基板10的电信号路径上对于多个芯片连接焊盘120中的每一个(或者对于多个连接结构140中的每一个)生成的封装寄生电容的差异。如下所述，当分别连接至不同长度的第一布线150a和第二布线150b的两个不同的芯片连接焊盘120设置在基板主体110的上表面110S1上时，两个不同的芯片连接焊盘120可与具有不同表面积的第一芯片焊盘220a和第二芯片焊盘220b对应地彼此连接，以使得封装寄生电容的上述差异可被抵消。
图3是示意性地示出根据本公开的实施方式的半导体芯片的平面图。图3可以是图1所示的半导体封装1的半导体芯片20的平面图。
参照图3，多个芯片焊盘单元220可设置在芯片主体210的第一表面210S1上。多个芯片焊盘单元220可被设置为沿着第三方向(例如，y方向)彼此间隔开。在实施方式中，多个芯片焊盘单元220可被设置为形成列L0。另外，在实施方式中，多个芯片焊盘单元220可被布置成在y方向上彼此平行的两列L0。
多个芯片焊盘单元220中的每一个可包括被设置为在x方向上彼此间隔开的第一芯片焊盘220a和第二芯片焊盘220b。与第二芯片焊盘220b相比，第一芯片焊盘220a可具有不同的表面积。在实施方式中，第一芯片焊盘220a可具有小于第二芯片焊盘220b的表面积。
参照图3，多个第一芯片焊盘220a可被设置为沿着y方向形成列。多个第二芯片焊盘220b可被设置为与多个第一芯片焊盘220a间隔开并且沿着y方向形成列L0。
图4是示意性地示出根据本公开的实施方式的由半导体芯片的芯片焊盘生成的寄生电容的示图。图4示意性地示出设置在半导体芯片的表面上的芯片焊盘320、内电路层340和层间介电层330。
芯片焊盘320和内电路层340可以是导电层，层间介电层330可被插置在芯片焊盘320和内电路层340之间。芯片焊盘320和内电路层340之间生成的寄生电容可与层间介电层330的介电常数和芯片焊盘320的表面积w*l成正比，并且芯片焊盘320和内电路层340之间生成的寄生电容可与层间介电层330的厚度“d”成反比。因此，随着芯片焊盘320的表面积减小，芯片焊盘320和内电路层340之间生成的寄生电容可减小。以下，半导体芯片中的芯片焊盘320和内电路层340之间生成的寄生电容被称为“焊盘寄生电容”。
一起参照图3和图4，当第一芯片焊盘220a和第二芯片焊盘220b当中的表面积较小的芯片焊盘电连接至对应的芯片连接焊盘120时，半导体封装1中的半导体芯片20的焊盘寄生电容可相对小。另一方面，当第一芯片焊盘220a和第二芯片焊盘220b当中的表面积较大的芯片焊盘连接至对应芯片连接焊盘120时，半导体封装1中的半导体芯片20的焊盘寄生电容可相对大。即，半导体芯片20的第一芯片焊盘220a和第二芯片焊盘220b中的每一个可具有与表面积成正比的焊盘寄生电容。
图5是根据本公开的实施方式的半导体芯片的芯片焊盘选择电路的电路图。芯片焊盘选择电路240可设置在图1和图3的半导体封装1的半导体芯片20中。
图5所示的芯片焊盘选择电路240可连接至芯片主体210中的信号输入/输出电路201和芯片焊盘单元220。在实施方式中，芯片焊盘选择电路240可设置在芯片主体210的信号输入/输出电路201和芯片焊盘单元220之间。芯片焊盘选择电路240可设置在芯片主体210中。芯片焊盘选择电路240可被设置为与多个芯片焊盘单元220中的每一个对应。
芯片焊盘选择电路240可被配置为在第一芯片焊盘220a和第二芯片焊盘220b当中选择一个芯片焊盘并将所选择的一个芯片焊盘电连接至信号输入/输出选择电路201。作为示例，芯片焊盘选择电路240可被配置为将第一芯片焊盘220a和第二芯片焊盘220b中的一个芯片焊盘电连接至信号输入/输出选择电路201，并且将第一芯片焊盘220a和第二芯片焊盘220b中的另一芯片焊盘与信号输入/输出选择电路201电开路。在实施方式中，当针对内部集成电路执行电测试时，芯片焊盘选择电路240可通过电连接提供第一芯片焊盘220a和第二芯片焊盘220b中的一个芯片焊盘作为芯片测试焊盘。当将内部集成电路电连接至封装基板时，芯片焊盘选择电路240可通过电连接提供第一芯片焊盘220a和第二芯片焊盘220b中的另一芯片焊盘作为接合焊盘。
以下，将参照图5示意性地描述芯片焊盘选择电路240的操作方法。首先，从电连接至内部集成电路的信号输入/输出电路201传送的信号信息S被输入至输入缓冲器410。输入缓冲器410将信号信息S传送至第一转移晶体管430和第二转移晶体管440。此时，单独的控制信号OPT可被输入到与第一转移晶体管430和第二转移晶体管440连接的反相器420的输入端子。
当控制信号OPT是“高”电平的信号时，从反相器输出的反相控制信号OPTB可使第一转移晶体管430导通，并且信号信息S可通过第一缓冲器450和第二缓冲器460被输出到第一芯片焊盘220a。信号信息的传送被示出为第一信号路径R1。在这种情况下，可在第一信号路径R1上设置用于防止信号传送故障的第一晶体管492。第一晶体管492可由反相控制信号OPTB控制。
此外，当控制信号OPT是“低”电平的信号时，从反相器420输出的反相控制信号OPTB可使第二转移晶体管440导通，并且信号信息S可通过第三缓冲器470和第四缓冲器480被输出到第二芯片焊盘220b。信号信息S的传送被示出为第二信号路径R2。在这种情况下，可在第二信号路径R2上设置用于防止信号传送故障的第二晶体管494。第二晶体管494可由控制信号OPT控制。
再次参照图5，第一芯片焊盘220a和第二芯片焊盘220b中的一个可用作接合焊盘。即，第一芯片焊盘220a和第二芯片焊盘220b中的一个可接合到图1和图2的基板主体110的对应芯片连接焊盘120。第一芯片焊盘220a和第二芯片焊盘220b中的另一个可用作芯片测试焊盘。芯片测试焊盘可用作用于测试半导体芯片20的测试装置通过其电连接至半导体芯片20的内部集成电路的焊盘。
在实施方式中，芯片焊盘选择电路240可在使用测试装置测试半导体芯片20期间将信号输入/输出电路201电连接至芯片测试焊盘。在这种情况下，信号输入/输出电路201和接合焊盘可维持电开路状态。在将完成测试的半导体芯片20接合至封装基板10之后，芯片焊盘选择电路240可将信号输入/输出电路201电连接至接合焊盘，并且可将信号输入/输出电路201与芯片测试焊盘电开路。因此，在半导体封装1完成之后，内部集成电路可维持与接合焊盘的电连接状态，并且可维持与芯片测试焊盘的电开路状态。
在本公开的实施方式中，用于在第一芯片焊盘220a和第二芯片焊盘220b当中选择接合焊盘和芯片测试焊盘的基准可以是从封装基板10的与第一芯片焊盘220a和第二芯片焊盘220b交叠的芯片连接焊盘120到达对应连接结构的布线的长度，如下面结合图6描述的。
图6是根据本公开的实施方式的半导体封装的平面图。图6可以是图3的半导体芯片20被安装在图2的封装基板10的上表面110S1上的示图。另外，图6可以是图1所示的半导体封装1的平面图。
参照图1、图2和图6，半导体芯片20的第一表面210S1上的多个芯片焊盘单元220可被设置为与封装基板10的上表面110S1上的多个芯片连接焊盘120面对并交叠。多个芯片焊盘单元220中的每一个可包括被设置为在x方向上彼此间隔开并且可具有不同的表面积的第一芯片焊盘220a和第二芯片焊盘220b。参照图6，在实施方式中，第一芯片焊盘220a可具有小于第二芯片焊盘220b的表面积。参照图1、图2和图6，在多个芯片焊盘单元220中的每一个中，第一芯片焊盘220a和第二芯片焊盘220b可被设置为与对应芯片连接焊盘120交叠。
在实施方式中，针对多个芯片焊盘单元220中的每一个，与一个芯片焊盘单元220交叠的芯片连接焊盘120可通过布线150电连接至连接结构140。在这种情况下，根据将连接结构140连接至芯片连接焊盘120的布线150的长度，可在芯片焊盘单元220的第一芯片焊盘220a和第二芯片焊盘220b当中确定要接合到芯片连接焊盘120的接合焊盘。另外，当第一芯片焊盘220a和第二芯片焊盘220b中的一个被确定为接合焊盘时，另一芯片焊盘可被确定为芯片测试焊盘。确定接合焊盘和芯片测试焊盘的处理可在半导体芯片20被安装在封装基板10上之前执行。在实施方式中，对半导体芯片20的内部集成电路的操作测试可使用确定的芯片测试焊盘来执行，然后，当半导体芯片20被安装在封装基板10上时，接合焊盘可接合到封装基板10的芯片连接焊盘120。
在实施方式中，一起参照图1、图2和图6，可从多个连接结构140选择两个连接结构140a和140b。在实施方式中，选择两个连接结构140a和140b的方法可由封装基板10的设计配置确定。例如，根据半导体封装的功能和用途，设计配置可包括用于连接焊盘130、连接结构140和布线150的各种布置配置。在实施方式中，如图1、图2和图6所示，可选择沿着x方向彼此相邻的两个连接结构140a和140b和两个连接焊盘130a和130b。另外，可确定通过布线150电连接至两个连接焊盘130a和130b的两个芯片连接焊盘120。
两个连接结构140a和140b当中的第一连接结构140a可通过第一布线150a和第一连接焊盘130a连接至一个对应芯片连接焊盘120。两个连接结构140a和140b当中的第二连接结构140b可通过第二布线150b和第二连接焊盘130b连接至另一对应芯片连接焊盘120。如图1、图2和图6所示，具有第一外层电路a1的第一布线150a的长度可比具有第二外层电路b1的第二布线150b的长度短。在这种情况下，连接至第一布线150a的一个芯片连接焊盘120可接合到第一芯片焊盘220a和第二芯片焊盘220b当中的具有较大表面积的第二芯片焊盘220b。连接至第二布线150b的另一芯片连接焊盘120可接合到第一芯片焊盘220a和第二芯片焊盘220b当中的具有较小表面积的第一芯片焊盘220a。
在分别连接至第一连接结构140a和第二连接结构140b的第一布线150a和第二布线150b当中，长度较短的第一布线150a与第二布线150b相比可在信号路径上表现出相对小的封装寄生电容。在这种情况下，连接至第一布线150a的芯片连接焊盘120可接合到表面积相对大的第二芯片焊盘220b。因此，从芯片连接焊盘120通过第二芯片焊盘220b到内部集成电路的信号路径可具有相对大的焊盘寄生电容。结果，从第一连接结构140a通过第一连接焊盘130a、第一布线150a、芯片连接焊盘120和第二芯片焊盘220b到内部集成电路的信号路径可具有相对小的封装寄生电容和相对大的焊盘寄生电容。
此外，在第一布线150a和第二布线150b当中，长度较长的第二布线150b与第一布线150a相比可在信号路径上表现出相对大的封装寄生电容。在这种情况下，连接至第二布线150b的另一芯片连接焊盘120可接合到表面积相对小的第一芯片焊盘220a。因此，从另一芯片连接焊盘120通过第一芯片焊盘220a到内部集成电路的信号路径可具有相对小的焊盘寄生电容。结果，从第二连接结构140b通过第二连接焊盘130b、第二布线150b、另一芯片连接焊盘120和第一芯片焊盘220a到内部集成电路的信号路径可具有相对大的封装寄生电容和相对小的焊盘寄生电容。
通过上述方法，封装基板10的分别连接至多个连接结构140的芯片连接焊盘120可接合到半导体芯片20的芯片焊盘单元220。在本公开的实施方式中，由于多条布线150之间的布线长度差异而在封装基板10中生成的封装寄生电容差异可使用由半导体芯片20中具有不同尺寸的芯片焊盘生成的焊盘寄生电容差异来抵消。换言之，在穿过半导体封装的多个芯片连接焊盘120的多个信号路径中的每一个中生成的封装寄生电容和焊盘寄生电容之和的偏差可减小。
结果，在从封装基板的多个连接结构中的每一个通过对应芯片连接焊盘和半导体芯片的芯片焊盘到半导体芯片的内部集成电路的信号传送路径中，在多个连接结构中的每一个的信号传送路径中生成的寄生电容之和的偏差可减小。结果，可通过减小针对多个连接结构中的每一个生成的电信号的传送特性的偏差来改进半导体封装的电可靠性。
图7是示意性地示出根据本公开的另一实施方式的半导体芯片的平面图。图8是示意性地示出在本公开的另一实施方式中接合到图7的半导体芯片的封装基板的平面图。图9是根据本公开的另一实施方式的半导体封装的平面图。更具体地，半导体封装2可以是图7的半导体芯片21被安装在图8的封装基板11上的封装。
参照图7、图8和图9，半导体封装2可在半导体芯片21的配置方面与上面结合图1至图6描述的半导体封装1相区别。更具体地，图7所示的半导体芯片21的芯片焊盘结构2200的配置可不同于上面参照图3描述的半导体芯片20的芯片焊盘单元220的配置。图7的芯片焊盘结构2200可包括设置在芯片主体210的表面210S1上的多个输入/输出焊盘单元2220和至少一个控制焊盘单元2230。
多个输入/输出焊盘单元2220和至少一个控制焊盘单元2230可被设置为沿着第三方向(例如，y方向)彼此间隔开。在实施方式中，多个输入/输出焊盘单元2220和至少一个控制焊盘单元2230可被设置为形成列L2。另外，在实施方式中，多个输入/输出焊盘单元2220和至少一个控制焊盘单元2230可被布置成在y方向上彼此平行的两列L2。尽管图7中示出一个控制焊盘单元2230，但本公开不限于此，可设置两个或更多个控制焊盘单元2230。
多个输入/输出焊盘单元2220的配置可与上面参照图3描述的半导体芯片20的多个芯片焊盘单元220的配置基本上相同。多个输入/输出焊盘单元2220中的每一个可包括被设置为在x方向上彼此间隔开的第一芯片焊盘2220a和第二芯片焊盘2220b。在这种情况下，与第二芯片焊盘2220b相比，第一芯片焊盘2220a可具有不同的表面积。在实施方式中，如图7所示，第一芯片焊盘2220a可具有小于第二芯片焊盘2220b的表面积。多个第一芯片焊盘2220a可沿着y方向布置成一列。多个第二芯片焊盘2220b也可与多个第一芯片焊盘2220a间隔开以沿着y方向形成一列。另一方面，至少一个控制焊盘单元2230可以是彼此不分离的一体焊盘。
参照图8，封装基板11的配置可与上面结合图1和图2描述的封装基板10的配置基本上相同。多个芯片连接焊盘120可设置在基板主体110的上表面110S1上。多个芯片连接焊盘120可被布置为沿着第三方向(例如，y方向)形成列L3。在实施方式中，多个芯片连接焊盘120可被布置成在y方向上彼此平行的两列L3。一起参照图1和图8，多个连接焊盘130可设置在基板主体110的下表面110S2上。类似地，一起参照图1和图8，图1的连接结构140可设置在对应连接焊盘130上。
一起参照图1和图8，在实施方式中，第一连接结构140a可经由第一连接焊盘130a通过第一布线150a电连接至多个芯片连接焊盘120当中的对应第一芯片连接焊盘120a。第二连接结构140b可经由第二连接焊盘130b通过第二布线150b电连接至多个芯片连接焊盘120当中的对应第二芯片连接焊盘120b。设置在第三连接焊盘130c上的第三连接结构(未示出)可通过第三布线150c电连接至多个芯片连接焊盘120当中的对应第三芯片连接焊盘120c。
在实施方式中，第一芯片连接焊盘120a可被设置为与位于图7中的行A1中的输入/输出焊盘单元2220对应。第二芯片连接焊盘120b可被设置为与位于图7的行A2中的输入/输出焊盘单元2220对应。第三芯片连接焊盘120c可被设置为与位于图7的行A3中的控制焊盘单元2230对应。
在图9的半导体封装2中，图7的半导体芯片21的芯片焊盘结构2200和图8的封装基板11的多个芯片连接焊盘120可被设置为在z方向上彼此面对。另外，半导体芯片21的芯片焊盘结构2200可被设置为在z方向上与封装基板11的多个芯片连接焊盘120交叠。
参照图9，图8的第一芯片连接焊盘120a可电接合到位于行A1中的输入/输出焊盘单元2220的第一芯片焊盘2220a和第二芯片焊盘2220b中的一个。图8的第二芯片连接焊盘120b可电接合到位于行A2中的输入/输出焊盘单元2220的第一芯片焊盘2220a和第二芯片焊盘2220b中的一个。图8的第三芯片连接焊盘120c可电接合到位于行A3中的控制焊盘单元2230。
此外，当从半导体封装2外部的电子装置输入控制信号时，控制信号可通过封装基板11的第三连接结构从外部电子装置输入到第三连接焊盘130c。输入的控制信号可经由第三布线150c和第三芯片连接焊盘120c被传送至位于半导体芯片21的行A3中的控制焊盘单元2230。
传送至控制焊盘单元2230的控制信号可被传送至芯片主体210内部的与控制焊盘单元2230连接的芯片焊盘选择电路。芯片焊盘选择电路可基于控制信号将输入/输出焊盘单元2220的第一芯片焊盘2220a和第二芯片焊盘2220b中的一个电连接到在芯片主体210中的信号输入/输出电路。因此，半导体芯片21的内部集成电路可通过信号输入/输出电路电连接至一个芯片焊盘。使用通过控制焊盘单元2230传送的控制信号来选择芯片焊盘的方法将在下面使用图10和图11的芯片焊盘选择电路245更详细地描述。
在实施方式中，一个控制焊盘单元2230可共同参与将第一芯片焊盘2220a和第二芯片焊盘2220b中的一个连接至至少两个输入/输出焊盘单元2220中的每一个中的信号输入/输出电路的操作。作为示例，输入到行A3中的控制焊盘单元2230的控制信号可执行确定要一起连接至位于行A1中的输入/输出焊盘单元2220和位于行A2中的输入/输出焊盘单元2220中的信号输入/输出电路201的芯片焊盘的操作。作为另一示例，输入到行A3中的控制焊盘单元2230的控制信号可执行确定要一起连接至设置在单列L2中的各个输入/输出焊盘单元2220中的信号输入/输出电路201的芯片焊盘的操作。
图10是示意性地示出根据本公开的实施方式的半导体芯片的芯片焊盘选择电路的电路图。图11是示意性地示出根据本公开的实施方式的具有芯片焊盘选择电路的半导体封装的横截面图。图11的横截面图可以是实现于半导体芯片中的图10的电路的示意图。另外，图10和图11的具有芯片焊盘选择电路245的半导体芯片21可应用于图7和图9的半导体封装2。芯片焊盘选择电路245可设置在图7的半导体芯片21的芯片主体210中。
参照图10和图11，芯片焊盘选择电路245可连接至芯片主体210中的信号输入/输出电路201和设置在芯片主体210的表面210S1上的芯片焊盘连接结构2200。芯片焊盘选择电路245可设置在芯片主体210中。芯片焊盘选择电路245可被设置为与图7的多个输入/输出焊盘单元2220中的每一个对应。
芯片焊盘选择电路245可被配置为选择输入/输出焊盘单元2220的第一芯片焊盘2220a和第二芯片焊盘2220b中的一个并将所选择的芯片焊盘电连接至信号输入/输出电路201。作为示例，芯片焊盘选择电路245可将第一芯片焊盘2220a和第二芯片焊盘2220b中的一个电连接至信号输入/输出电路201，并且将第一芯片焊盘2220a和第二芯片焊盘2220b中的另一个与信号输入/输出电路201电开路。尽管未示出，信号输入/输出电路201可电连接至设置在芯片主体210中的内部集成电路。
在实施方式中，当对半导体芯片21的内部集成电路执行电操作测试时，芯片焊盘选择电路245可通过电连接提供第一芯片焊盘2220a和第二芯片焊盘2220b中的一个作为芯片测试焊盘。另外，当半导体芯片21被安装在封装基板11上时，芯片焊盘选择电路245可提供第一芯片焊盘2220a和第二芯片焊盘2220b中的另一个作为接合焊盘以用于将封装基板11接合到半导体芯片21。
将参照图10示意性地描述芯片焊盘选择电路245的操作方法。首先，信号信息S可从电连接至内部集成电路的信号输入/输出电路201传送至第一开关晶体管2401和第二开关晶体管2402的源极端子。作为示例，第一开关晶体管2401可以是n沟道场效应晶体管(NMOS FET)，第二开关晶体管2402可以是p沟道场效应晶体管(PMOS FET)。
在这种情况下，控制信号CS可从芯片焊盘结构2200的控制焊盘单元2230输入至半导体芯片21。控制信号CS可通过封装基板11从连接至半导体封装2的外部电子装置传送至控制焊盘单元2230。当控制信号CS为“高”电平的信号时，第一开关晶体管2401可导通，并且信号信息S可经由第一信号路径R1a输出至第一芯片焊盘2220a。在这种情况下，第二开关晶体管2402可维持截止状态。另外，当控制信号CS为“高”电平的信号时，输入到第一芯片焊盘2220a的信号信息S可经由导通的第一开关晶体管2401输入到信号输入/输出电路201。
此外，控制信号CS为“低”电平的信号，第二开关晶体管可导通，并且信号信息S可经由第二信号路径R2a输出到第二芯片焊盘2220b。在这种情况下，第一开关晶体管2401可维持截止状态。另外，当控制信号CS为“低”电平的信号时，输入到第二芯片焊盘2220b的信号信息S可经由导通的第二开关晶体管2402输入到信号输入/输出电路201。
再次参照图10，第一芯片焊盘2220a和第二芯片焊盘2220b中的一个可被确定为芯片测试焊盘。在半导体芯片21被安装在封装基板11上之前，可执行对半导体芯片21的内部集成电路的测试工艺。芯片测试焊盘可在测试工艺期间用作为了测试装置电接入半导体芯片21的内部集成电路而提供的连接焊盘。在这种情况下，测试装置也可连接至控制焊盘单元2230。测试装置可通过将控制信号CS输入到控制焊盘单元2230来在第一芯片焊盘2220a和第二芯片焊盘2220b当中确定芯片测试焊盘。
此外，第一芯片焊盘2220a和第二芯片焊盘2220b中的另一个可被确定为接合焊盘。在对内部集成电路的测试工艺完成之后，半导体芯片21可被安装在封装基板11上。此时，第一芯片焊盘2220a和第二芯片焊盘2220b之间的接合焊盘可如参照图9所述接合到基板主体110的上表面110S1上的对应芯片连接焊盘120。
在半导体芯片21通过接合焊盘电连接至封装基板11之后，可从位于半导体封装2外部的电子装置提供控制信号CS。在实施方式中，如参照图9所述，控制信号CS可从电子装置输入到封装基板11的第三连接结构，并且输入的控制信号CS可经由第三连接焊盘130c、第三布线150c和第三芯片连接焊盘120c到达半导体芯片21的控制焊盘单元2230。从电子装置输入到控制焊盘单元2230的控制信号CS可在第一芯片焊盘2220a和第二芯片焊盘2220b之间确定接合焊盘。接合焊盘可以是当执行对内部集成电路的测试工艺时连接至测试装置的芯片测试焊盘以外的芯片焊盘。
图11是示意性地示出具有半导体芯片21的芯片焊盘选择电路245的半导体结构的横截面图。半导体结构可包括芯片主体210和芯片焊盘结构2200。芯片焊盘结构2200可设置在芯片主体210的表面210S1上。芯片焊盘结构2200可包括输入/输出焊盘单元2220和控制焊盘单元2230。输入/输出焊盘单元2220可包括彼此间隔开的第一芯片焊盘2220a和第二芯片焊盘2220b。
芯片主体210可包括芯片基板2001和层叠在芯片基板2001上的绝缘结构2010。绝缘结构2010可包括设置在芯片基板2001的上表面2001S上的内部绝缘层2012以及设置在内部绝缘层2012上的钝化层2014。芯片主体210可包括设置在绝缘结构2010中的布线结构。布线结构可包括第一至第四芯片布线“a”、“b”、“c”和“d”。
芯片基板2001可以是半导体基板。在实施方式中，芯片基板2001可掺杂有p型掺杂剂。芯片基板2001可包括掺杂有与p型相反的n型掺杂剂的N阱区域2001W。在这种情况下，多个场效应晶体管可设置在芯片基板2001上。多个场效应晶体管可包括具有不同电沟道类型的第一开关晶体管2401和第二开关晶体管2402。作为示例，第一开关晶体管2401可以是n沟道场效应晶体管，第二开关晶体管2402可以是p沟道场效应晶体管。
第一开关晶体管2401可包括掺杂有n型掺杂剂并且彼此间隔开的源极区域2401S和漏极区域2401D。第一开关晶体管2401可包括在源极区域2401S和漏极区域2401D之间设置在芯片基板2001上的栅极介电层2401N和栅电极层2401G。此外，第二开关晶体管2402可包括在N阱区域2001W中掺杂有p型掺杂剂并且彼此间隔开的源极区域2402S和漏极区域2402D。第二开关晶体管2402可包括在源极区域2402S和漏极区域2402D之间设置在芯片基板2001上的栅极介电层2402N和栅电极层2402G。
参照图11，第一开关晶体管2401的漏极区域2401D可通过第一芯片布线a电连接至输入/输出焊盘单元2220的第一芯片焊盘2220a。第一芯片布线“a”可包括第一电路层a2、第二电路层a4、第三电路层a6和第四电路层a8。另外，第一芯片布线“a”可包括将漏极2401D和第一电路层a2彼此连接的第一接触插塞a1、将第一电路层a2和第二电路层a4彼此连接的第一接触通孔a3、将第二电路层a4和第三电路层a6彼此连接的第二接触通孔a5、将第三电路层a6和第四电路层a8彼此连接的第三接触通孔a7以及将第四电路层a8和第一芯片焊盘2220a彼此连接的重分布线a9。重分布线a9可设置在钝化层2014中。除了重分布线a9之外的剩余第一芯片布线“a”可设置在内部绝缘层2012中。
第二开关晶体管2402的漏极区域2402D可通过第二芯片布线“b”电连接至输入/输出焊盘单元2220的第二芯片焊盘2220b。第二芯片布线“b”可包括第一电路层b2、第二电路层b4、第三电路层b6和第四电路层b8。另外，第二芯片布线b可包括将漏极2402D和第一电路层b2彼此连接的第一接触插塞b1、将第一电路层b2和第二电路层b4彼此连接的第一接触通孔b3、将第二电路层b4和第三电路层b6彼此连接的第二接触通孔b5、将第三电路层b6和第四电路层b8彼此连接的第三接触通孔b7以及将第四电路层b8和第二芯片焊盘2220b彼此连接的重分布线b9。重分布线b9可设置在钝化层2014中。除了重分布线b9之外的剩余第二芯片布线“b”可设置在内部绝缘层2012中。
此外，第一开关晶体管2401的栅电极层2401G和和第二开关晶体管2402的栅电极层2402G可分别通过第三芯片布线“c”电连接至控制焊盘单元2230。即，控制焊盘单元2230可共同分别连接至第一开关晶体管2401的栅电极层2401G和第二开关晶体管2402的栅电极层2402G。各条第三芯片布线c可包括第一电路层c2、第二电路层c4和第三电路层c6。另外，第三芯片布线c可包括将第一开关晶体管2401的栅电极层2401G和第二开关晶体管2402的栅电极层2402G连接至第一电路层c2的接触插塞c1、将第一电路层c2和第二电路层c4彼此连接的第一接触通孔c3、将第二电路层c4和第三电路层c6彼此连接的第二接触通孔c5以及将第三电路层c6和控制焊盘单元2230彼此连接的重分布线c7。重分布线c7可设置在钝化层2014中。除了重分布线c7之外的剩余第三芯片布线“c”可设置在内部绝缘层2012中。
此外，第一开关晶体管2401的源极区域2401S和第二开关晶体管2402的源极区域2402S可分别通过第四芯片布线“d”电连接至信号输入/输出电路(未示出)。信号输入/输出电路可共同分别连接至第一开关晶体管2401的源极区域2401S和第二开关晶体管2402的源极区域2402S。信号输入/输出电路可对应于图10的电路图中的信号输入/输出电路201。
第四芯片布线“d”可包括第一电路层d2以及将第一电路层d2和源极区域2401S和2402S彼此连接的接触插塞d1。尽管图10中未示出，信号输入/输出电路可包括具有设置在芯片基板2001上的多个开关晶体管的逻辑电路。因此，第一电路层d2可通过其它接触插塞(未示出)电连接至设置在芯片基板2001上的多个开关晶体管。第四芯片布线“d”可设置在内绝缘层2012中。
如上所述，设置在芯片主体210的表面210S上的芯片焊盘结构2200可通过第一至第四芯片布线“a”、“b”、“c”和“d”电连接至设置在芯片基板2001中的第一开关晶体管2401和第二开关晶体管2402。基于输入到控制焊盘单元2230的控制信号，第一开关晶体管2401和第二开关晶体管2402中的一个可导通，以使得信号输入/输出电路可电连接至第一芯片焊盘2220a和第二芯片焊盘2220b中的一个。
此外，在结合图7至图11描述的实施方式中，芯片选择焊盘电路245基于控制信号CS从第一芯片焊盘220a和第二芯片焊盘220b确定芯片测试焊盘和接合焊盘的方法可与上面结合图1、图2、图3和图6描述的方法基本上相同。即，通过采用减小半导体封装中的各条布线的寄生电容偏差的方法，第一芯片焊盘220a和第二芯片焊盘220b中的一个可首先被确定为接合焊盘，然后，第一芯片焊盘220a和第二芯片焊盘220b中的另一个可被确定为芯片测试焊盘。
更具体地，一起参照图7至图9，确定接合焊盘的方法可采用以下方法。可从封装基板21选择一对第一芯片连接焊盘120a和第二芯片连接焊盘120b以及一对第一连接焊盘130a和第二连接焊盘130b。第一布线150a和第二布线150b可分别将第一芯片连接焊盘120a和第二芯片连接焊盘120b连接至第一连接焊盘130a和第二连接焊盘130b。在这种情况下，当第二布线150b的长度相对长时，第二芯片连接焊盘120b可被确定为接合到位于半导体芯片21的行A2中的第一芯片焊盘2220a和第二芯片焊盘2220b当中的表面积相对小的第一芯片焊盘2220a。即，在位于行A2中的输入/输出焊盘单元2220中，第一芯片焊盘2220a可被确定为接合焊盘以接合到第二芯片连接焊盘120b，第二芯片焊盘2220b可被确定为芯片测试焊盘。此外，当第一布线150a的长度相对短时，第一芯片连接焊盘120a可被确定为接合到位于半导体芯片21的行A1中的第一芯片焊盘2220a和第二芯片焊盘2220b当中的表面积相对大的第二芯片焊盘2220b。即，在位于行A1中的输入/输出焊盘单元2220中，第二芯片焊盘2220b可被确定为接合焊盘以接合到第一芯片连接焊盘120a，第一芯片焊盘2220a可被确定为芯片测试焊盘。
通过应用与上述基本上相同的方法，可确定设置在封装基板11上的多个芯片连接焊盘120接合至的半导体芯片21的接合焊盘。另外，可确定用于测试半导体芯片21的内部集成电路的芯片测试焊盘。
结合如上所述的一些实施方式公开了本教导。本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可进行各种修改、添加和替换。因此，本说明书中公开的实施方式不应从限制性角度，而是应从例示性角度考虑。本教导的范围不限于以上描述，而是由所附权利要求限定，等同范围内的所有不同特征应该被解释为被包括在本发明构思内。
相关申请的交叉引用
本申请要求2020年11月30日提交的韩国申请No.10-2020-0165149和2021年3月18日提交的韩国申请No.10-2021-0035578的优先权，其整体通过引用并入本文。

Claims (20)

1.一种半导体芯片，该半导体芯片包括：
芯片主体，该芯片主体包括信号输入/输出电路；
芯片焊盘结构，该芯片焊盘结构设置在所述芯片主体的表面上，该芯片焊盘结构包括输入/输出焊盘单元和控制焊盘单元；以及
芯片焊盘选择电路，该芯片焊盘选择电路设置在所述芯片主体中并且电连接至所述信号输入/输出电路和所述芯片焊盘结构，
其中，所述输入/输出焊盘单元包括第一芯片焊盘和第二芯片焊盘，所述第一芯片焊盘和所述第二芯片焊盘具有不同的表面积，并且
其中，所述芯片焊盘选择电路选择所述第一芯片焊盘和所述第二芯片焊盘中的一个芯片焊盘并且基于从所述控制焊盘单元输入的控制信号将所选择的芯片焊盘电连接到所述信号输入/输出电路。
2.根据权利要求1所述的半导体芯片，其中，所述芯片焊盘选择电路还将未被选择的另一芯片焊盘与所述信号输入/输出电路电开路。
3.根据权利要求1所述的半导体芯片，其中，所述第一芯片焊盘和所述第二芯片焊盘中的每一个芯片焊盘具有表面积，并且具有与所述表面积成正比的焊盘寄生电容。
4.根据权利要求1所述的半导体芯片，其中，所述芯片主体包括：
芯片基板；
多个场效应晶体管，所述多个场效应晶体管设置在所述芯片基板中；
绝缘结构，该绝缘结构设置在所述芯片基板上并且设置在所述多个场效应晶体管和所述芯片焊盘结构之间；以及
布线结构，该布线结构设置在所述绝缘结构中，
其中，所述芯片焊盘结构通过所述布线结构电连接至所述多个场效应晶体管。
5.根据权利要求4所述的半导体芯片，其中，所述多个场效应晶体管包括具有彼此不同的电沟道类型的第一开关晶体管和第二开关晶体管。
6.根据权利要求5所述的半导体芯片，其中，所述第一开关晶体管和所述第二开关晶体管中的一个开关晶体管是n沟道场效应晶体管，所述第一开关晶体管和所述第二开关晶体管中的另一个开关晶体管是p沟道场效应晶体管。
7.根据权利要求5所述的半导体芯片，
其中，所述布线结构包括第一芯片布线、第二芯片布线、第三芯片布线和第四芯片布线，并且
其中，所述第一芯片布线将所述第一开关晶体管的漏极区域电连接至所述第一芯片焊盘，
所述第二芯片布线将所述第二开关晶体管的漏极区域电连接至所述第二芯片焊盘，
所述第三芯片布线将所述第一开关晶体管和所述第二开关晶体管中的每一个的栅电极层电连接至所述控制焊盘单元，并且
所述第四芯片布线将所述第一开关晶体管和所述第二开关晶体管中的每一个的源极区域电连接至所述信号输入/输出电路。
8.根据权利要求4所述的半导体芯片，其中，所述布线结构包括：
多个电路层，所述多个电路层被设置为在垂直于所述芯片基板的表面的方向上彼此间隔开；
接触插塞，该接触插塞将所述多个电路层中的最下层电连接至所述芯片基板；
接触通孔，该接触通孔将所述多个电路层彼此连接；以及
重分布线，该重分布线将所述多个电路层中的最上层电连接至所述芯片焊盘结构。
9.一种半导体封装，该半导体封装包括：
封装基板；以及
半导体芯片，该半导体芯片设置在所述封装基板上，
其中，所述封装基板包括：
基板主体；以及
多个芯片连接焊盘，所述多个芯片连接焊盘设置在所述基板主体的表面上，其中，所述半导体芯片包括：
芯片主体；以及
芯片焊盘结构，该芯片焊盘结构设置在所述芯片主体的表面上，该芯片焊盘结构包括多个输入/输出焊盘单元和至少一个控制焊盘单元，
其中，所述多个输入/输出焊盘单元和所述至少一个控制焊盘单元分别与所述多个芯片连接焊盘对应，
其中，所述多个输入/输出焊盘单元中的每一个包括被设置为彼此间隔开的第一芯片焊盘和第二芯片焊盘，所述第一芯片焊盘和所述第二芯片焊盘具有不同的表面积，并且
其中，所述第一芯片焊盘和所述第二芯片焊盘中的一个芯片焊盘电连接至所述多个芯片连接焊盘当中的对应芯片连接焊盘。
10.根据权利要求9所述的半导体封装，其中，所述半导体芯片还包括：
信号输入/输出电路，该信号输入/输出电路设置在所述芯片主体中；以及
芯片焊盘选择电路，该芯片焊盘选择电路连接至所述信号输入/输出电路和所述芯片焊盘结构，并且
其中，所述芯片焊盘选择电路基于从所述至少一个控制焊盘单元输入的控制信号来将所述第一芯片焊盘和所述第二芯片焊盘中的所述一个芯片焊盘电连接至所述信号输入/输出电路。
11.根据权利要求9所述的半导体封装，其中，所述芯片主体包括：
芯片基板；
多个场效应晶体管，所述多个场效应晶体管设置在所述芯片基板中；
绝缘结构，该绝缘结构设置在所述芯片基板上，该绝缘结构设置在所述多个场效应晶体管和所述芯片焊盘结构之间；以及
布线结构，该布线结构设置在所述绝缘结构中，
其中，所述芯片焊盘结构通过所述布线结构电连接至所述多个场效应晶体管。
12.根据权利要求11所述的半导体封装，其中，所述多个场效应晶体管包括第一开关晶体管和第二开关晶体管，所述第一开关晶体管和所述第二开关晶体管具有不同的电沟道类型，并且
其中，所述第一开关晶体管和所述第二开关晶体管中的一个开关晶体管是n沟道场效应晶体管，所述第一开关晶体管和所述第二开关晶体管中的另一个开关晶体管是p沟道场效应晶体管。
13.根据权利要求12所述的半导体封装，
其中，所述布线结构包括第一芯片布线、第二芯片布线、第三芯片布线和第四芯片布线，
其中，所述第一芯片布线将所述第一开关晶体管的漏极区域电连接至所述多个输入/输出焊盘单元当中的对应输入/输出焊盘单元的所述第一芯片焊盘，
其中，所述第二芯片布线将所述第二开关晶体管的漏极区域电连接至所述多个输入/输出焊盘单元当中的输入/输出焊盘单元的所述第二芯片焊盘，
其中，所述第三芯片布线将所述第一开关晶体管和所述第二开关晶体管中的每一个的栅电极层电连接至所述至少一个控制焊盘单元当中的对应控制焊盘单元，并且
其中，所述第四芯片布线将所述第一开关晶体管和所述第二开关晶体管中的每一个的源极区域电连接至信号输入/输出电路。
14.根据权利要求13所述的半导体封装，其中，输入到所述一个控制焊盘单元的控制信号使所述第一开关晶体管和所述第二开关晶体管中的一个开关晶体管导通。
15.根据权利要求11所述的半导体封装，其中，所述布线结构包括：
多个电路层，所述多个电路层被设置为在垂直于所述芯片基板的表面的方向上彼此间隔开；
接触插塞，该接触插塞将所述多个电路层中的最下层电连接至所述芯片基板；
接触通孔，该接触通孔将所述多个电路层彼此连接；以及
重分布线，该重分布线将所述多个电路层中的最上层电连接至所述芯片焊盘结构。
16.根据权利要求10所述的半导体封装，
其中，在所述多个输入/输出焊盘单元中，所述第一芯片焊盘和所述第二芯片焊盘中的一个芯片焊盘是接合焊盘，该接合焊盘电连接至所述多个芯片连接焊盘当中的对应芯片连接焊盘，所述第一芯片焊盘和所述第二芯片焊盘中的另一芯片焊盘是测试焊盘，该测试焊盘被提供以连接至用于测试所述半导体芯片的内部集成电路的测试装置。
17.根据权利要求16所述的半导体封装，其中，所述信号输入/输出电路通过所述接合焊盘电连接至所述芯片连接焊盘。
18.根据权利要求9所述的半导体封装，该半导体封装还包括：
多个连接焊盘，所述多个连接焊盘设置在所述基板主体的下表面上；以及
多条布线，所述多条布线将所述多个芯片连接焊盘电连接至对应连接焊盘。
19.根据权利要求18所述的半导体封装，该半导体封装还包括第一连接结构和第二连接结构，所述第一连接结构和所述第二连接结构分别设置在所述多个连接焊盘当中的所述第一连接焊盘和所述第二连接焊盘上，
其中，所述第一连接结构通过第一布线电连接至所述第一芯片连接焊盘，并且所述第二连接结构通过第二布线电连接至所述第二芯片连接焊盘，
其中，所述第一布线的长度比所述第二布线的长度短，并且
其中，所述第一芯片连接焊盘电连接至多个芯片焊盘单元当中的对应芯片焊盘单元的所述第一芯片焊盘和所述第二芯片焊盘当中的表面积较大的芯片焊盘，并且所述第二芯片连接焊盘电连接至所述多个芯片焊盘单元当中的对应芯片焊盘单元的所述第一芯片焊盘和所述第二芯片焊盘当中的表面积较小的芯片焊盘。
20.根据权利要求19所述的半导体封装，该半导体封装还包括第三芯片连接结构，该第三芯片连接结构设置在所述多个连接焊盘当中的第三连接焊盘上，
其中，所述第三芯片连接结构连接至所述第三芯片连接焊盘，并且
其中，所述第三芯片连接焊盘电连接至所述半导体芯片的所述至少一个控制焊盘单元。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116484800A (zh) * 2023-04-23 2023-07-25 上海弘快科技有限公司 一种芯片封装设计的方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200194459A1 (en) * 2018-12-18 2020-06-18 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4492926B2 (ja) 2003-11-28 2010-06-30 ルネサスエレクトロニクス株式会社 半導体装置
JP2005209239A (ja) * 2004-01-20 2005-08-04 Nec Electronics Corp 半導体集積回路装置
KR20080068346A (ko) 2007-01-19 2008-07-23 삼성전자주식회사 반도체 장치의 멀티패드구조 및 구성방법
US8343810B2 (en) * 2010-08-16 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming Fo-WLCSP having conductive layers and conductive vias separated by polymer layers
US8097490B1 (en) * 2010-08-27 2012-01-17 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interconnect layer for stacked semiconductor die
US9985010B2 (en) * 2015-05-22 2018-05-29 Qualcomm Incorporated System, apparatus, and method for embedding a device in a faceup workpiece
US10699963B2 (en) * 2017-08-31 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with isolation feature
KR102620865B1 (ko) * 2018-12-03 2024-01-04 에스케이하이닉스 주식회사 반도체 패키지
KR102538705B1 (ko) * 2018-12-04 2023-06-01 에스케이하이닉스 주식회사 반도체 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116484800A (zh) * 2023-04-23 2023-07-25 上海弘快科技有限公司 一种芯片封装设计的方法

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