CN114531152A - 锁相环 - Google Patents

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Abstract

本发明公开了一种锁相环，包括子锁相环、第二采样相位检测器、求和器、直流补偿器、PVT跟随偏置电路、延迟单元和离散时间校准器；第二采样相位器的输入端与子锁相环的输出端电性连接；求和器的输入端分别与第二采样相位检测器的输出端、直流补偿器的输出端和PVT跟随偏置电路的输出端电性连接；求和器的输出端与离散时间校准器的输入端电性连接；PVT跟随偏置电路的输出端还与第二采样相位检测器的输入端电性连接；延迟单元的输入端与子锁相环的输出端电性连接；延迟单元的输出端与离散时间校准器的输入端电性连接。根据本发明的锁相环，通过使用一种新的开环离散时间相位噪声消除技术，实现了低相位噪声、低功耗和在PVT变化下的低杂散参考性能。

Description

锁相环
技术领域
本发明涉及集成电路技术领域，尤其是涉及一种锁相环。
背景技术
锁相环(PLL)是很多通信系统的关键模块，LC压控振荡器(LC-VCO)和环形压控振荡器(RVCO)是两种广泛应用的锁相环振荡器。其中，LC振荡器具有低相位噪声的优势，但同时它也具有面积大、磁耦合不理想以及调频范围小等问题。而环形振荡器则没有以上这些问题，且可以生成多个时钟相位，因此，即便较高的相位噪声限制了环形振荡器在高性能通信系统中的应用，但环形振荡器的紧凑性和灵活性仍然使得它在多频段多模通信系统中得到了广泛的应用。
相比于拥有高Q因子的LC振荡器的锁相环，环形振荡器的相位噪声往往主导整个环形振荡器锁相环，为了实现低相位噪声的环形振荡器锁相环，锁相环会被设计成含有较宽的环路滤波器带宽。然而，环路组件、参考杂散和稳定性引起的带内相位噪声限制了传统II类锁相环(环路中包含两个积分器的锁相环，一个在环路滤波器中，一个在压控振荡器中，不同于只有压控振荡器中一个积分器的Ⅰ类锁相环)的环路滤波器带宽。虽然二次采样技术可以降低由环路分量引起的带内相位噪声，但其滤波带宽仍然受到参考杂散和环路稳定性的限制。而由连续时间滤波器输出端的控制电压纹波引起的参考杂散，则抑制了传统I类锁相环的带宽。
一般来说，我们可以通过在锁相环的输出端级联相位噪声消除电路(Phase NoiseCorrection，PNC)，减少来自环形振荡器的相位噪声的影响。传统的PNC电路包含两个部分，分别是相位噪声提取和相位噪声消除，图1显示了用于相位噪声提取的延迟线鉴别器，通过将环形振荡器的两个相位传递到相位混频器和带通滤波器得到，并将误差信号通过可变增益放大器输入到相位噪声消除电路，相位噪声消除电路的增益由可变增益放大器控制。同时，我们也可以考虑将锁相环与低噪声子采样延迟锁定环(DLL)级联。带有负反馈系统的二次采样技术能够以高且稳定的增益和较小的电路面积提取相位噪声，但高速率的采样同样导致功耗的增加。前馈噪声消除技术(FFNC)利用已经可用的高增益子采样相位检测器输出进行相位噪声提取，这样的设计使得面积更高效的同时也实现了低噪声和低功耗，但由于这样的设计需要准确的低频测试信号进行增益校准，使PNC的设计变得复杂，环境改变下的稳定性也变得很差。
基于相位对齐的锁相环是一种很有效的相位噪声消除技术，通过将压控振荡器的边缘与低噪声参考边缘重新对齐来消除振荡器的累积相位噪声。这样的设计为了达到最理想的效果，需要相位噪声提取电路在每一个周期复位后立刻采样并迅速前馈到相位噪声消除电路的控制节点。因此对相位误差采样和前馈的速度有严格的要求。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出了一种锁相环，在实现低相位噪声的同时，还具备低功耗和高稳定性。
根据本发明实施例的锁相环，包括：子锁相环；第二采样相位检测器，输入端与所述子锁相环的输出端电性连接；求和器，输入端与所述第二采样相位检测器的输出端电性连接；直流补偿器，输出端与所述求和器的输入端电性连接；PVT跟随偏置电路，输出端分别与所述第二采样相位检测器的输入端和所述求和器的输入端电性连接；延迟单元，输入端与所述子锁相环的输出端电性连接；离散时间校准器，输入端分别与所述延迟单元的输出端和所述求和器的输出端电性连接。
根据本发明实施例的锁相环，至少具有如下有益效果：第二采样相位检测器将子锁相环输出的时钟抖动转化为电压，并通过离散时间校准器转化为相位噪声调整信息，最终输出低相位噪声的信号；本发明的相位噪声消除电路，其消除精度依赖于第二采样相位检测器和离散时间校准器之间的增益匹配，而这两个结构中的增益只依赖于共有的PVT跟随偏置电路，从而避免了复杂的校准，具备低功耗和高稳定的优点。
根据本发明的一些实施例，所述子锁相环包括：第一采样相位检测器，输入端与所述PVT跟随偏置电路的输出端电性连接；电荷泵，输入端与所述第一采样相位检测器的输出端电性连接；低通滤波器，输入端与所述电荷泵的输出端电性连接；环形振荡器，输入端与所述低通滤波器的输出端电性连接，所述环形振荡器的输出端分别与所述第二采样相位检测器的输入端、所述延迟单元的输入端和所述第一采样相位检测器的输入端电性连接；锁频环，输入端与所述环形振荡器的输出端电性连接，所述锁频环的输出端与所述环形振荡器的输入端电性连接。
根据本发明的一些实施例，所述第一采样相位检测器包括：第一开关，第一端连接电源VDD；第一MOS管，漏极与所述第一开关的第二端电性连接；第二MOS管，漏极与所述第一MOS管的源极电性连接，所述第二MOS管的源极接地；第一电容，第一端分别与所述第一开关的第二端和所述第一MOS管的漏极电性连接，所述第一电容的第二端接地。
根据本发明的一些实施例，所述PVT跟随偏置电路包括：参考电流源，输入端连接电源VDD；第三MOS管，漏极与所述参考电流源的输出端电性连接；第四MOS管，漏极与所述第三MOS管的源极电性连接，所述第四MOS管的源极接地，所述第四MOS管的栅极与所述第二MOS管的栅极电性连接；第五MOS管，源极连接电源VDD；第六MOS管，源极与所述第五MOS管的漏极电性连接，所述第六MOS管的栅极接地，所述第六MOS管的漏极与所述第五MOS管的栅极电性连接；第七MOS管，漏极与所述第六MOS管的漏极电性连接，所述第七MOS管的栅极与所述第三MOS管的栅极电性连接；第八MOS管，漏极与所述第七MOS管的源极电性连接，所述第八MOS管的栅极与所述第四MOS管的栅极电性连接，所述第八MOS管的源极接地。
根据本发明的一些实施例，所述直流补偿器包括：第二开关，第一端连接电源VDD；第三开关，第一端与所述第二开关的第二端电性连接，所述第三开关的第二端接地；第二电容，第一端分别与所述第二开关的第二端和所述第三开关的第一端电性连接；第四开关，第一端与所述第六MOS管的漏极电性连接，所述第四开关的第二端与所述第二电容的第二端电性连接。
根据本发明的一些实施例，所述第二采样相位检测器包括：所述第二电容；所述第四开关；第三电容，第一端分别与所述第二电容的第二端和所述第四开关的第二端电性连接，所述第三电容的第二端接地；第九MOS管，漏极与所述第二电容的第二端电性连接，所述第九MOS管的栅极与所述第一MOS管的栅极电性连接；第十MOS管，漏极与所述第九MOS管的源极电性连接，所述第十MOS管的源极接地，所述第十MOS管的栅极与所述第八MOS管的漏极电性连接。
根据本发明的一些实施例，所述离散时间校准器包括：第十一MOS管，源极连接电源VDD，所述第十一MOS管的栅极与所述第四开关的第二端电性连接；第十二MOS管，源极与所述第十一MOS管的漏极电性连接，所述第十二MOS管的栅极接地；第十三MOS管，漏极与所述第十二MOS管的漏极电性连接，所述第十三MOS管的栅极连接电源VDD；第十四MOS管，漏极与所述第十三MOS管的源极电性连接，所述第十四MOS管的源极接地，所述第十四MOS管的栅极与所述第十三MOS管的漏极电性连接；第十五MOS管，源极连接电源VDD，所述第十五MOS管的栅极分别与所述第十一MOS管的栅极与所述第四开关的第二端电性连接；第十六MOS管，源极与所述第十五MOS管的漏极电性连接；第十七MOS管，漏极与所述第十六MOS管的漏极电性连接，所述第十七MOS管的栅极与所述第十六MOS管的栅极电性连接；第十八MOS管，漏极与所述第十七MOS管的源极电性连接，所述第十八MOS管的栅极与所述第十四MOS管的栅极电性连接，所述第十八MOS管的源极接地；第四电容，第一端分别与所述第十六MOS管的漏极和所述第十七MOS管的漏极电性连接，所述第四电容的第二端接地。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1为现有技术中的相位噪声提取电路的结构示意图；
图2为本发明实施例的锁相环的结构示意图；
图3为本发明实施例的锁相环的电路原理图；
图4为本发明实施例的锁相环运行过程中各信号的波形示意图；
附图标记：
子锁相环100、第一采样相位检测器110、环形振荡器120、锁频环130；
相位噪声消除电路200、第二采样相位检测器210、求和器220、直流补偿器230、PVT跟随偏置电路240、延迟单元250、离散时间校准器260。
具体实施方式
本部分将详细描述本发明的具体实施例，本发明之较佳实施例在附图中示出，附图的作用在于用图形补充说明书文字部分的描述，使人能够直观地、形象地理解本发明的每个技术特征和整体技术方案，但其不能理解为对本发明保护范围的限制。
在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
如图2所示，根据本发明实施例的锁相环，包括子锁相环100、以及与子锁相环100的输出端相级联的相位噪声消除电路200；其中，相位噪声消除电路200包括第二采样相位检测器210、求和器220、直流补偿器230、PVT跟随偏置电路240、延迟单元250和离散时间校准器260。第二采样相位器210的输入端与子锁相环100的输出端电性连接。求和器220的输入端分别与第二采样相位检测器210的输出端、直流补偿器230的输出端和PVT跟随偏置电路240的输出端电性连接；求和器220的输出端与离散时间校准器260的输入端电性连接。PVT跟随偏置电路240的输出端还与第二采样相位检测器210的输入端电性连接。延迟单元250的输入端与子锁相环100的输出端电性连接；延迟单元250的输出端与离散时间校准器260的输入端电性连接。
具体地，第二采样相位检测器210在参考时钟CLKREF的作用下，对子锁相环100的输出结点的相位噪声信息进行采样，并将相位噪声信息中的时钟抖动转化为电压信号，时钟抖动的时间ΔtVCO在第二采样相位检测器210中，会被乘以恒定的时间电压转换增益GSAM，并输出为电压信号，即ΔV＝ΔtVCO*GSAM。同时，直流补偿器230用来抵消相位噪声信息中不需要的直流偏置信息VREF。第二采样相位检测器210、直流补偿器230和PVT跟随偏置电路240所输出的信号，在求和器220中进行求和后，输出至离散时间校准器260中。为了保证第二采样相位检测器210的采样发生在子锁相环100的输出边缘到达离散时间校准器260之前，一个恒定的延迟单元250被引入到了离散时间校准器260之前。离散时间校准器260通过恒定的电压时间转换增益GCOR将电压信息转化为相位校准时间，最终实现低相位噪声的输出；相位校准时间可以这样给出：
ΔtCOR＝(1+GSAM·GCOR)·ΔtVCO；
其中，时间电压转换增益GSAM和电压时间转换增益GCOR均是由PVT跟随偏置电路240决定的。
根据本发明实施例的锁相环，第二采样相位检测器210将子锁相环100输出的时钟抖动转化为电压，并通过离散时间校准器260转化为相位噪声调整信息，最终输出低相位噪声的信号。本发明的相位噪声消除电路100，其消除精度依赖于第二采样相位检测器210和离散时间校准器260之间的增益匹配，而这两个结构中的增益只依赖于共有的PVT跟随偏置电路240，从而避免了复杂的校准，具备低功耗和高稳定性的优点。
如图2所示，在本发明的一些实施例中，子锁相环100包括第一采样相位检测器110、电荷泵、低通滤波器、环形振荡器120和锁频环130；其中，第一采样相位检测器110的输入端与PVT跟随偏置电路240的输出端电性连接；电荷泵的输入端与第一采样相位检测器110的输出端电性连接；低通滤波器的输入端与电荷泵的输出端电性连接；环形振荡器120的输入端与低通滤波器的输出端电性连接，环形振荡器120的输出端分别与第二采样相位检测器210的输入端、延迟单元250的输入端、第一采样相位检测器110的输入端和锁频环130的输入端电性连接；锁频环130的输出端与环形振荡器120的输入端电性连接。需要说明的是，子锁相环100采用的是传统的II类锁相环，其结构和工作原理为本领域技术人员所熟知，因此在此不做赘述。同时，在实际应用中，低通滤波器是集成在电荷泵中的。
本发明实施例的锁相环的电路原理图如图3所示。如图3所示，根据本发明实施例的第一采样相位检测器110，包括第一开关S1、第一MOS管M1、第二MOS管M2和第一电容CSSPD1。PVT跟随偏置电路240包括：参考电流源U1、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7和第八MOS管M8。直流补偿器230包括：第二开关S2、第三开关S3、第四开关S4和第二电容Cd。第二采样相位检测器210包括：第二电容Cd、第四开关S4、第三电容Csc、第九MOS管M9和第十MOS管M10。离散时间校准器260包括：第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18和第四电容CCOR。延迟单元250由两个反相器构成。
具体地，如图3所示，在第一采样相位检测器110中，S1的第一端连接电源VDD，S1的第二端与M1的漏极电性连接；M1的栅极与M9的栅极电性连接，M1的源极与M2的漏极电性连接；M2的源极接地，M2的栅极分别与M4的栅极、M8的栅极和M10的栅极电性连接；CSSPD1的第一端与S1的第二端电性连接，CSSPD1的第一端还与电荷泵的输入端电性连接，CSSPD1的第二端接地。在PVT跟随偏置电路240中，参考电流源U1是个恒流源，U1的输入端连接电源VDD，U1的输出端与M3的漏极电性连接；M3的栅极与M7的栅极电性连接，M3的源极与M4的漏极电性连接；M4的源极接地；M5的源极连接电源VDD，M5的漏极与M6的源极电性连接，M5的栅极与M6的漏极电性连接；M6的栅极接地，M6的漏极与M7的漏极电性连接；M7的源极与M8的漏极电性连接，M8的源极接地。在PVT跟随偏置电路240与第二采样相位检测器210之间，还设置有电容Cbp，Cbp的第一端分别与M6的漏极和S4的第一端电性连接，Cbp的第二端接地。在直流补偿器230中，S2的第一端连接电源VDD，S2的第二端分别与S3的第一端和Cd的第一端电性连接；S3的第二端接地；Cd的第二端与S4的第二端电性连接。在第二采样相位检测器210中，Csc的第一端分别与Cd的第二端和S4的第二端电性连接，Csc的第二端接地；M9的漏极与Cd的第二端电性连接，M9的源极与M10的漏极电性连接，M10的源极接地。在离散时间校准器260中，M11的源极连接电源VDD，M11的栅极分别与S4的第二端和M15的栅极电性连接，M11的漏极与M12的源极电性连接；M12的栅极接地，M12的漏极与M13的漏极电性连接；M13的栅极连接电源VDD，M13的漏极还与M14的栅极电性连接；M14的源极接地，M14的栅极与M18的栅极电性连接；M15的源极连接电源VDD，M15的漏极与M16的源极电性连接；M16的漏极与M17的漏极电性连接，M16的栅极与M17的栅极电性连接；M17的源极与M18的漏极电性连接；M18的源极接地；CCOR的第一端分别与M16的漏极和M17的漏极电性连接，CCOR的第二端接地。
根据本发明实施例的锁相环，在对相位噪声信息进行采样之前，首先需要进行复位。如图3所示，在复位阶段，复位信号ΦRST由参考时钟CLKREF经过第一脉冲生成器后形成，第一脉冲生成器由简单逻辑门构成的逻辑电路形成；在复位阶段中，第一开关S1、第三开关S3和第四开关S4闭合，第一采样相位检测器110的输出会被预充电到电源VDD，同时第二采样相位检测器210的输出会被切换到PVT跟随偏置电路240的输出偏置，此时直流补偿器230中的底端电容Cd接地。随后，当复位信号结束，第一开关S1、第三开关S3和第四开关S4断开，第二开关S2闭合，直流补偿器230的底端电容Cd连接到电源VDD；而电容Csc则始终接地，电荷的重新分配会产生恒定的直流电压用于直流补偿。同时，我们通过基于与门的逻辑电路对环形振荡器230的输出OUTVCO进行采样，被采样的直流偏置信息和相位噪声信息都能因此被转化为时域信号ΦSAM，这个时域信号会控制第一采样相位检测器110和第二采样相位检测器210的放电时间。在放电时间结束以后，PVT跟随偏置电路240以及相位噪声调制结果会合成离散时间校准器260的控制信号Vsc。各信号的波形示意图如图4所示。由于复位阶段和采样阶段在参考时钟CLKREF的半个周期内结束，控制信号会在参考时钟的边缘之前稳定下来，因此引入的杂散参考信号是可以忽略的水平。在直流补偿器230中的重分配电荷，可以由下面的式子给出：
QDC_com＝VDD·Cd；
为了保证补偿信号的准确，这里的重分配电荷需要与第一采样相位检测器110进行匹配，由于子锁相环100稳定时，第一采样相位检测器110的放电电荷可以由CSSPD1×(VDD-VREF)给出，因此我们可以得到电容的关系为：
Figure BDA0003454691230000091
此外，PVT跟随偏置电路240上的抖动性能主要由子锁相环100的环路增益变化和相位噪声消除电路200的增益变化决定，不匹配的增益会导致环路增益在PVT跟随偏置电路240上的变化，进而会降低抖动性能。由于传统的II类锁相环使用环路振荡器，因为锁相环和相位噪声消除电路的结构和工作模式非常不同，因此很难对增益变化进行追踪。而在本发明中，第一采样相位检测器110和相位噪声消除电路200使用了相同的工作原理，采用相同的PVT跟随偏置电路240，因此使得内部增益匹配变得可能，不同于增益校准和频率校准，内部增益追踪可以实现低功耗且没有高频电源波纹，主要的匹配在于采样增益和校准增益。
综上所述，本发明提供了一种具有增益跟踪功能的免校准低抖动环形振荡器锁相环，通过使用一种新的开环离散时间相位噪声消除技术实现了低相位噪声、低功耗和在PVT变化下的低杂散参考性能，同时兼顾了大环路滤波器带宽，参考杂散性能，环路稳定性以及PVT上的抖动性能。
在本说明书的描述中，参考术语“一个实施例”、“进一步实施例”、“一些具体实施例”或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims (7)

1.一种锁相环，其特征在于，包括：
子锁相环；
第二采样相位检测器，输入端与所述子锁相环的输出端电性连接；
求和器，输入端与所述第二采样相位检测器的输出端电性连接；
直流补偿器，输出端与所述求和器的输入端电性连接；
PVT跟随偏置电路，输出端分别与所述第二采样相位检测器的输入端和所述求和器的输入端电性连接；
延迟单元，输入端与所述子锁相环的输出端电性连接；
离散时间校准器，输入端分别与所述延迟单元的输出端和所述求和器的输出端电性连接。
2.根据权利要求1所述的锁相环，其特征在于，所述子锁相环包括：
第一采样相位检测器，输入端与所述PVT跟随偏置电路的输出端电性连接；
电荷泵，输入端与所述第一采样相位检测器的输出端电性连接；
低通滤波器，输入端与所述电荷泵的输出端电性连接；
环形振荡器，输入端与所述低通滤波器的输出端电性连接，所述环形振荡器的输出端分别与所述第二采样相位检测器的输入端、所述延迟单元的输入端和所述第一采样相位检测器的输入端电性连接；
锁频环，输入端与所述环形振荡器的输出端电性连接，所述锁频环的输出端与所述环形振荡器的输入端电性连接。
3.根据权利要求2所述的锁相环，其特征在于，所述第一采样相位检测器包括：
第一开关，第一端连接电源VDD；
第一MOS管，漏极与所述第一开关的第二端电性连接；
第二MOS管，漏极与所述第一MOS管的源极电性连接，所述第二MOS管的源极接地；
第一电容，第一端分别与所述第一开关的第二端和所述第一MOS管的漏极电性连接，所述第一电容的第二端接地。
4.根据权利要求3所述的锁相环，其特征在于，所述PVT跟随偏置电路包括：
参考电流源，输入端连接电源VDD；
第三MOS管，漏极与所述参考电流源的输出端电性连接；
第四MOS管，漏极与所述第三MOS管的源极电性连接，所述第四MOS管的源极接地，所述第四MOS管的栅极与所述第二MOS管的栅极电性连接；
第五MOS管，源极连接电源VDD；
第六MOS管，源极与所述第五MOS管的漏极电性连接，所述第六MOS管的栅极接地，所述第六MOS管的漏极与所述第五MOS管的栅极电性连接；
第七MOS管，漏极与所述第六MOS管的漏极电性连接，所述第七MOS管的栅极与所述第三MOS管的栅极电性连接；
第八MOS管，漏极与所述第七MOS管的源极电性连接，所述第八MOS管的栅极与所述第四MOS管的栅极电性连接，所述第八MOS管的源极接地。
5.根据权利要求4所述的锁相环，其特征在于，所述直流补偿器包括：
第二开关，第一端连接电源VDD；
第三开关，第一端与所述第二开关的第二端电性连接，所述第三开关的第二端接地；
第二电容，第一端分别与所述第二开关的第二端和所述第三开关的第一端电性连接；
第四开关，第一端与所述第六MOS管的漏极电性连接，所述第四开关的第二端与所述第二电容的第二端电性连接。
6.根据权利要求5所述的锁相环，其特征在于，所述第二采样相位检测器包括：
所述第二电容；
所述第四开关；
第三电容，第一端分别与所述第二电容的第二端和所述第四开关的第二端电性连接，所述第三电容的第二端接地；
第九MOS管，漏极与所述第二电容的第二端电性连接，所述第九MOS管的栅极与所述第一MOS管的栅极电性连接；
第十MOS管，漏极与所述第九MOS管的源极电性连接，所述第十MOS管的源极接地，所述第十MOS管的栅极与所述第八MOS管的漏极电性连接。
7.根据权利要求6所述的锁相环，其特征在于，所述离散时间校准器包括：
第十一MOS管，源极连接电源VDD，所述第十一MOS管的栅极与所述第四开关的第二端电性连接；
第十二MOS管，源极与所述第十一MOS管的漏极电性连接，所述第十二MOS管的栅极接地；
第十三MOS管，漏极与所述第十二MOS管的漏极电性连接，所述第十三MOS管的栅极连接电源VDD；
第十四MOS管，漏极与所述第十三MOS管的源极电性连接，所述第十四MOS管的源极接地，所述第十四MOS管的栅极与所述第十三MOS管的漏极电性连接；
第十五MOS管，源极连接电源VDD，所述第十五MOS管的栅极分别与所述第十一MOS管的栅极与所述第四开关的第二端电性连接；
第十六MOS管，源极与所述第十五MOS管的漏极电性连接；
第十七MOS管，漏极与所述第十六MOS管的漏极电性连接，所述第十七MOS管的栅极与所述第十六MOS管的栅极电性连接；
第十八MOS管，漏极与所述第十七MOS管的源极电性连接，所述第十八MOS管的栅极与所述第十四MOS管的栅极电性连接，所述第十八MOS管的源极接地；
第四电容，第一端分别与所述第十六MOS管的漏极和所述第十七MOS管的漏极电性连接，所述第四电容的第二端接地。
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