CN110601694A - 一种锁相环 - Google Patents

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Abstract

本发明公开了一种锁相环，所述锁相环包括鉴频鉴相器、双模复用相位检测器、第一逻辑电路、第二逻辑电路、可编程电荷泵、环路滤波器、压控振荡器、分频器、第一延时电路、第二延时电路和锁定检测器。本发明通过双模复用相位检测器的设计，实现了锁相环的快速锁定和电荷泵的校准，相较于传统的方法，大大缩短了锁相环锁定和校准时间。

Description

一种锁相环
技术邻域
本发明属于无线通信射频收发系统电路设计技术邻域，具体涉及一种锁相环。
背景技术
锁相环(Phase Locked Loop，简称PLL)是无线通信射频收发系统的关键部件之一，锁相环的优良性能是保证高质量通信的前提。锁相环可以有效地降低信号误码率、降低相位噪声、提高工作效率等，但锁相环的锁相速度和低激励是高精度无线数据传输的重要问题。
目前，带宽交换被广泛应用于快速锁定锁相环，它在锁相过程中使环路带宽变宽，在环路达到锁相状态时将带宽变窄，通过动态改变锁相环电路中分频器的分频比来抑制或减少频率超调问题，但是频率调节是动态补偿的，它对应的是分频器的分频比，而不是相位误差，当锁相环提供不同频率时，会导致相位误差补偿的降低。可编程电荷泵(ChargePump，简称CP)作为锁相环非线性的主要来源之一，其失配和不平衡会导致激励和频谱性能的恶化，一般通过鉴频鉴相器(Phase Frequency Detector，简称PFD)检测相位误差，并在锁相环的锁定状态下生成一组可编程电荷泵CP电流，采用微可编程补偿电流对可编程电荷泵CP电流的失配和不平衡进行校准，其校准的大小由二进制鉴相器(Bang-bang PhaseDetector,简称BBPD)的鉴相误差判别结果来控制，每次逼近校准周期，需延伸一段时间后再重建系统的锁定状态。
上述锁相环，不管是带宽交换法对锁相环的锁定、相位误差校准中，还是BBPD法在锁相环的锁定、相位误差校准中，均存在锁相环的锁定和校准时间长的问题。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种锁相环。
本发明实施例提供了一种锁相环，该锁相环包括：
鉴频鉴相器、双模复用相位检测器、第一逻辑电路、第二逻辑电路、可编程电荷泵、环路滤波器、压控振荡器、分频器、第一延时电路、第二延时电路和锁定检测器，其中，
所述鉴频鉴相器的输入端与第一信号输入端、第二信号输入端连接，所述鉴频鉴相器的输出端与所述双模复用相位检测器的输入端连接，所述双模复用相位检测器的输出端与所述第一逻辑电路的输入端、所述第二逻辑电路的输入端、所述第一延时电路的输入端、所述第二延时电路的输入端、所述可编程电荷泵的输入端连接，所述第一逻辑电路的输出端、所述第二逻辑电路的输出端分别与所述可编程电荷泵的输入端连接，所述可编程电荷泵的输出端与所述环路滤波器的输入端连接，所述环路滤波器的输出端与所述压控振荡器的输入端连接，所述压控振荡器的输出端与信号输出端、所述分频器的输入端连接，所述分频器的输出端与所述锁定检测器的输入端，所述锁定检测器的输入端还与所述第一延时电路的输出端、所述第二延时电路的输出端连接，所述锁定检测器的输出端与所述鉴频鉴相器的输入端、所述双模复用相位检测器的输入端、所述第一逻辑电路的输入端、所述第二逻辑电路的输入端、所述可编程电荷泵的输入端、所述环路滤波器的输入端连接，所述第一延时电路的输入端还与所述第一信号输入端连接，所述第二延时电路的输入端还与所述第二信号输入端连接。
在本发明的一个实施例中，所述双模复用相位检测器包括延时电路Delay0～延时电路Delay13、触发器DFF0～触发器DFF13、缓存器Buffer1和缓存器Buffer2，其中，
所述延时电路Delay0的信号输入端与所述鉴频鉴相器的第一输出端、所述触发器DFF7～触发器DFF13的信号输入端连接，所述延时电路Delay1～延时电路Delay6的信号输入端依次与所述延时电路Delay0～延时电路Delay5的输出端连接，所述延时电路Delay7的信号输入端与所述鉴频鉴相器的第二输出端、所述触发器DFF0～触发器DFF6的信号输入端连接，所述延时电路Delay8～延时电路Delay13的信号输入端依次与所述延时电路Delay7～延时电路Delay12的输出端连接，所述延时电路Delay0～延时电路Delay13的使能输入端分别还与所述锁定检测器的输出端连接，所述延时电路Delay0～延时电路Delay13的输出端依次与所述触发器DFF0～触发器DFF13的信号输入端连接，所述触发器DFF0～触发器DFF6的时钟输入端分别与所述鉴频鉴相器的第二输出端连接，所述触发器DFF7～触发器DFF13的时钟输入端分别与所述鉴频鉴相器的第一输出端连接，所述触发器DFF0～触发器DFF5的第一信号输出端依次与所述延时电路Delay1～延时电路Delay6的输出端、所述触发器DFF1～触发器DFF6的第一信号输出端连接，所述触发器DFF7～触发器DFF12的第一信号输出端依次与所述延时电路Delay8～延时电路Delay13的输出端、所述触发器DFF8～触发器DFF13的第一信号输出端连接，所述触发器DFF0～触发器DFF6的第一信号输出端还与所述第一逻辑电路的输入端、所述第一延时电路的输入端连接，所述触发器DFF7～触发器DFF13的第一信号输出端还与所述第二逻辑电路的输入端、所述第二延时电路的输入端连接，所述触发器DFF0～触发器DFF13的第一信号输出端均悬空，所述延时电路Delay6的输出端还与所述缓存器Buffer1的输入端连接，所述延时电路Delay13的输出端还与所述缓存器Buffer2的输入端连接，所述缓存器Buffer1的输出端、所述缓存器Buffer2的输出端分别与所述可编程电荷泵的输入端连接。
在本发明的一个实施例中，所述延时电路Delay0～延时电路Delay13均包括晶体管M0～晶体管M13，其中，
所述晶体管M1的栅极与所述锁定检测器的输出端连接，所述晶体管M1的源极与所述晶体管M0的源极、所述晶体管M0的栅极、所述晶体管M4的栅极、所述晶体管M5的栅极、所述晶体管M6的栅极、所述晶体管M2的漏极、所述晶体管M2的栅极连接，所述晶体管M1的漏极与所述晶体管M2的源极、所述晶体管M3的漏极、所述晶体管M3的栅极连接，所述晶体管M0的漏极与所述晶体管M4的漏极、所述晶体管M5的源极、所述晶体管M6的源极连接，所述晶体管M3的源极与所述晶体管M11的源极、所述晶体管M12的漏极、所述晶体管M13的漏极连接，所述晶体管M4的源极与所述晶体管M11的漏极、所述晶体管M11的栅极、所述晶体管M12的栅极、所述晶体管M13的栅极连接，所述晶体管M5的漏极与所述晶体管M7的源极连接，所述晶体管M6的漏极与所述晶体管M8的源极连接，所述晶体管M7的漏极与所述晶体管M8的栅极、所述晶体管M9的源极、所述晶体管M10的栅极连接，所述晶体管M9的漏极与所述晶体管M12的源极连接，所述晶体管M10的漏极与所述晶体管M13的源极连接。
在本发明的一个实施例中，所述鉴频鉴相器包括触发器DFF14、触发器DFF15、选择器MUX、第三延时电路、第四延时电路和第三逻辑电路，其中，
所述触发器DFF14的时钟输入端与所述第一信号输入端连接，所述触发器DFF15的时钟输入端与所述第二信号输入端连接，所述触发器DFF14的信号输入端、所述触发器DFF15的信号输入端均与VB连接，所述触发器DFF14的第一信号输出端、所述触发器DFF15的第一信号输出端均悬空，所述触发器DFF14的第一信号输出端与所述延时电路Delay0的信号输入端、所述触发器DFF0～触发器DFF6的时钟输入端、所述第三逻辑电路的第一输入端连接，所述触发器DFF15的第一信号输出端与所述延时电路Delay7的信号输入端、所述触发器DFF7～触发器DFF13的时钟输入端、所述第三逻辑电路的第二输入端连接，所述第三逻辑电路Logic3的输出端分别与所述第三延时电路的输入端、所述第四延时电路的输入端连接，所述第三延时电路的输出端与所述选择器MUX的第一信号输入端连接，所述第四延时电路的输出端与所述选择器MUX的第二信号输入端连接，所述选择器MUX的使能输入端与所述锁定检测器的输出端连接，所述选择器MUX输出端分别与所述触发器DFF14的信号清零端、触发器DFF15的信号清零端连接。
在本发明的一个实施例中，所述第三延时电路的延时时间为T1，所述第四延时电路的延时时间为T2，且T1＞T2。
在本发明的一个实施例中，所述可编程电荷泵包括若干可编程电路，每个所述可编程电路包括上拉电路和下拉电路，所述上拉电路包括上拉主电流源、第一可编程电流源组、上拉第一开关、上拉第二开关、上拉第三开关，所述下拉电路包括下拉主电流源、第二可编程电流源组、下拉第一开关、下拉第二开关、下拉第三开关，第一可编程电流源组包括上拉第一辅电流源、上拉第二辅电流源，第二可编程电流源组包括下拉第一辅电流源、下拉第二辅电流源，其中，
所述上拉主电流源的输入端、所述上拉第一辅电流源的输入端、所述上拉第二辅电流源的输入端均与VDD连接，所述上拉第二辅电流源的输出端与所述上拉第三开关的一端连接，所述上拉第一辅电流源的输出端与所述上拉第二开关的一端连接，所述上拉主电流源的输出端与所述缓存器Buffer1的输出端、所述上拉第一开关的一端、所述上拉第二开关的另一端、所述上拉第三开关的另一端连接，所述上拉第一开关的另一端与所述下拉第一开关的一端、所述缓存器Buffer2的输出端、所述环路滤波器的输入端连接，所述下拉第一开关的另一端与所述下拉主电流源的输入端、所述下拉第二开关的一端、所述下拉第三开关的一端连接，所述下拉第二开关的另一端与所述下拉第一辅电流源的输入端连接，所述下拉第三开关的另一端与所述下拉第二辅电流源的输入端连接，所述下拉主电流源的输出端、所述下拉第一辅电流源的输出端、所述下拉第二辅电流源的输出端均接地。
在本发明的一个实施例中，所述锁定检测器包括触发器DFF16～触发器DFF19、第四逻辑电路、第五逻辑电路、第五延时电路和第六延时电路，其中，
所述第五延时电路的输入端与所述分频器的输出端、所述第一延时电路的输出端连接，所述第五延时电路的输出端与所述触发器DFF16的信号输入端、所述触发器DFF17的信号输入端连接，所述第六延时电路的输入端与所述第二延时电路的输出端、所述触发器DFF16的时钟输入端连接，所述第六延时电路的输出端与所述触发器DFF17的时钟输入端连接，所述触发器DFF16的第一信号输出端、所述触发器DFF17的第一信号输出端均悬空，所述触发器DFF16的第一信号输出端、所述触发器DFF17的第一信号输出端分别与所述第四逻辑电路的输入端连接，所述第四逻辑电路的输出端与所述触发器DFF18的信号输入端、所述触发器DFF18的信号清零端连接，所述触发器DFF18的时钟输入端与所述触发器DFF19的时钟输入端连接，所述触发器DFF18的第一信号输出端与所述触发器DFF19的信号输入端、所述第五逻辑电路的输入端连接，所述第五逻辑电路的输入端还与所述触发器DFF19的第一信号输出端连接，所述触发器DFF19的第一信号输出端、所述触发器DFF19的第一信号输出端均悬空，所述第五逻辑电路的输出端与所述选择器MUX的使能输入端、所述延时电路Delay0～延时电路Delay13的使能输入端、所述第一逻辑电路的使能输入端、所述第二逻辑电路的使能输入端、所述可编程电荷泵中的上拉第三开关、所述可编程电荷泵中的下拉第三开关、所述环路滤波器的输入端连接。
在本发明的一个实施例中，所述锁定检测器输入的时钟信号为Ta，所述触发器DFF18的时钟输入端与所述触发器DFF17的时钟输入端输入的时钟信号为Tb，Ta为Tb的N倍，N为大于0的整数。
在本发明的一个实施例中，所述N取值为32。
在本发明的一个实施例中，所述压控振荡器为C类压控振荡器。
与现有技术相比，本发明的有益效果：
本发明通过双模复用相位检测器的设计，实现了锁相环的快速锁定和电荷泵的校准，相较于传统的方法，大大缩短了锁相环锁定和校准时间。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1为本发明实施例提供的一种锁相环的电路结构示意图；
图2为本发明实施例提供的另一种锁相环的电路结构示意图；
图3为本发明实施例提供的一种锁相环中双模复用相位检测器的电路结构示意图；
图4为本发明实施例提供的一种锁相环中双模复用相位检测器的信号工作原理示意图；
图5本发明实施例提供的双模复用相位检测器中的延时电路的电路结构示意图；
图6为本发明实施例提供的一种锁相环中鉴频鉴相器的电路结构示意图；
图7为本发明实施例提供的一种锁相环中锁定检测器的电路结构示意图；
图8为本发明实施例提供的一种锁相环中锁定检测器的信号工作原理示意图；
图9为本发明实施例提供的一种锁相环中压控振荡器的电路结构示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1、图2，图1为本发明实施例提供的一种锁相环的电路结构示意图，图2为本发明实施例提供的另一种锁相环的电路结构示意图。本实施例提供了一种锁相环，该锁相环包括：
鉴频鉴相器PFD、双模复用相位检测器DAPD(Discriminator-aided PhaseDetector，简称DAPD)、第一逻辑电路Logic1、第二逻辑电路Logic2、可编程电荷泵CP、环路滤波器Loop Filter、压控振荡器VCO、分频器Divider、第一延时电路DC1、第一延时电路DC2和锁定检测器LD(Locking Detection，简称LD)，其中，
鉴频鉴相器PFD的输入端与第一信号输入端、第二信号输入端连接，鉴频鉴相器PFD的输出端与双模复用相位检测器DAPD的输入端连接，双模复用相位检测器DAPD的输出端与第一逻辑电路Logic1的输入端、第二逻辑电路Logic2的输入端、第一延时电路DC1的输入端、第一延时电路DC2的输入端、可编程电荷泵CP的输入端连接，第一逻辑电路Logic1的输出端、第二逻辑电路Logic2的输出端分别与可编程电荷泵CP的输入端连接，可编程电荷泵CP的输出端与环路滤波器Loop Filter的输入端连接，环路滤波器Loop Filter的输出端与压控振荡器VCO的输入端连接，压控振荡器VCO的输出端与信号输出端、分频器Divider的输入端连接，分频器Divider的输出端与锁定检测器LD的输入端，锁定检测器LD的输入端还与第一延时电路DC1的输出端、第二延时电路DC2的输出端连接，锁定检测器LD的输出端与鉴频鉴相器PFD的输入端、双模复用相位检测器DAPD的输入端、第一逻辑电路Logic1的输入端、第二逻辑电路Logic2的输入端、可编程电荷泵CP的输入端、环路滤波器Loop Filter的输入端连接，第一延时电路DC1的输入端还与第一信号输入端连接，第二延时电路DC2的输入端还与第二信号输入端连接。
本实施例通过双模复用相位检测器DAPD的设计，实现了锁相环的快速锁定和可编程电荷泵CP的校准，相较于传统的方法，大大缩短了锁相环锁定和校准时间。
进一步地，双模复用相位检测器DAPD包括延时电路Delay0～延时电路Delay13、触发器DFF0～触发器DFF13、缓存器Buffer1和缓存器Buffer2。
具体而言，请参见图3，图3为本发明实施例提供的一种锁相环中双模复用相位检测器的电路结构示意图。本实施例双模复用相位检测器DAPD的具体电路连接为：延时电路Delay0的信号输入端与鉴频鉴相器PFD的第一输出端、触发器DFF7～触发器DFF13的信号输入端D连接，延时电路Delay1～延时电路Delay6的信号输入端依次与延时电路Delay0～延时电路Delay5的输出端连接，延时电路Delay7的信号输入端与鉴频鉴相器PFD的第二输出端、触发器DFF0～触发器DFF6的信号输入端D连接，延时电路Delay8～延时电路Delay13的信号输入端依次与延时电路Delay7～延时电路Delay12的输出端连接，延时电路Delay0～延时电路Delay13的使能输入端分别还与锁定检测器LD的输出端连接，延时电路Delay0～延时电路Delay13的输出端依次与触发器DFF0～触发器DFF13的信号输入端D连接，触发器DFF0～触发器DFF6的时钟输入端分别与鉴频鉴相器PFD的第二输出端连接，触发器DFF7～触发器DFF13的时钟输入端分别与鉴频鉴相器PFD的第一输出端连接，触发器DFF0～触发器DFF5的第一信号输出端Q依次与延时电路Delay1～延时电路Delay6的输出端、触发器DFF1～触发器DFF6的第一信号输出端Q连接，触发器DFF7～触发器DFF12的第一信号输出端Q依次与延时电路Delay8～延时电路Delay13的输出端、触发器DFF8～触发器DFF13的第一信号输出端Q连接，触发器DFF0～触发器DFF6的第一信号输出端Q还与第一逻辑电路Logic1的输入端、第一延时电路DC1的输入端连接，触发器DFF7～触发器DFF13的第一信号输出端Q还与第二逻辑电路Logic2的输入端、第一延时电路DC2的输入端连接，触发器DFF0～触发器DFF13的第一信号输出端QB均悬空，延时电路Delay6的输出端还与缓存器Buffer1的输入端连接，延时电路Delay13的输出端还与缓存器Buffer2的输入端连接，缓存器Buffer1的输出端、缓存器Buffer2的输出端分别与可编程电荷泵CP的输入端连接。
本实施例对于双模复用相位检测器DAPD的上半部分电路，鉴频鉴相器PFD的第二输出端分别与触发器DFF0～触发器DFF6的时钟输入端连接，鉴频鉴相器PFD的第二输出端输出的第二电平信号DN′作为触发器DFF0～触发器DFF6的采样时钟，由于触发器DFF0～触发器DFF6的信号输入端D分别与延时电路Delay0～延时电路Delay6的输出端连接，延时电路Delay0～延时电路Delay6的输出端的输出码分别为UP0～UP6，UP0～UP6经触发器DFF0～触发器DFF6处理后，相位误差的大小和极性被量化为7位第一控制码P0～P6；
对于双模复用相位检测器DAPD的下半部分电路，鉴频鉴相器PFD的第一输出端分别与触发器DFF7～触发器DFF13的时钟输入端连接，鉴频鉴相器PFD的第一输出端输出的第一电平信号UP′作为触发器DFF7～触发器DFF13的采样时钟，由于触发器DFF7～触发器DFF13的信号输出端D分别与延时电路Delay7～延时电路Delay13的输出端连接，延时电路Delay7～延时电路Delay13的输出端的输出码分别为DN0～DN6，DN0～DN6经触发器DFF7～触发器DFF13处理后，相位误差的大小和极性被量化为7位第二控制码D0～D6；
请参见图4，图4为本发明实施例提供的一种锁相环中双模复用相位检测器的信号工作原理示意图。本实施例当第一电平信号UP′先于第二电平信号DN′时，双模复用相位检测器DAPD的上半部分电路工作，第二控制码D0～D6的输出为0000000，UP0～UP6的输出决定了双模复用相位检测器DAPD中延时电路Delay0～延时电路Delay6的使用情况，比如图5中所示，UP0～UP6的输出为1100000，则表示延时电路Delay0～延时电路Delay1被使用，延时电路Delay2～延时电路Delay6未使用，双模复用相位检测器DAPD的总传播延时为延时电路Delay0与延时电路Delay1之和，同时P0～P6的输出为1100000，P0～P6的输出与第一延时电路DC1的输入端连接，控制了第一延时电路DC1中延时链的使用情况，将分频器Divider的反馈时钟信号经过这样的第一延时电路DC1延时处理后，得到延时的反馈时钟信号CLK2并输入至鉴频鉴相器PFD，从而减小输入时钟信号CLK1和延时的反馈时钟信号CLK2之间的原始相位误差，减小过调，加快锁相环系统锁定；当第二电平信号DN′先于第一电平信号UP′时，双模复用相位检测器DAPD的下半部分电路工作，第一控制码P0～P6的输出为0000000，DN0～DN6的输出决定了双模复用相位检测器DAPD中延时电路Delay7～延时电路Delay13的使用情况，具体原理同UP0～UP6，同时D0～D6的输出与第二延时电路DC2的输入端连接，控制了第二延时电路DC2中延时链的使用情况，将输入时钟信号CLK1经过第二延时电路DC2延时处理后，得到延时的输入时钟信号并输入至锁定检测器LD，从而由锁定检测器LD比较延时的输入时钟信号和分频器Divider的反馈时钟信号，从而判断锁相环的环路是否处于锁定状态，进而通过第一控制码P0～P6、第二控制码D0～D6控制可编程电荷泵CP，进行电流失配校准。本实施例双模复用相位检测器DAPD包括粗分辨率模式和精细分辨率模式：在粗分辨率模式下，锁定检测器LD输出的控制信号EN为低电平，即锁相环未锁定，比如本实施例实现5GHz锁相环的锁定，此时延时电路Delay0～延时电路Delay13的总传播延时为100ps，用于粗分辨率模式下锁相环的快速锁定；在精细分辨率模式下，锁定检测器LD输出的控制信号EN为高电平，即锁相环锁定，比如本实施例实现5GHz锁相环的校准，此时延时电路Delay0～延时电路Delay13的总传播延时为50ps，用于精细分辨率模式下的电流失配校准。同时，在粗分辨率模式下，由触发器DFF0～触发器DFF6输出的第一控制码P0～P6与触发器DFF7～触发器DFF13输出的第二控制码D0～D6分别控制第一延时电路DC1、第二延时电路DC2，通过第一延时电路DC1、第二延时电路DC2再分别控制鉴频鉴相器PFD、锁定检测器LD，实现锁相环更加快速的锁定；在精细分辨率模式下，由触发器DFF0～触发器DFF6输出的第一控制码P0～P6与触发器DFF7～触发器DFF13输出的第二控制码D0～D6共同控制可编程电荷泵CP的电流输出，实现锁相环的电流失配校准。
进一步地，延时电路Delay0～延时电路Delay13均包括晶体管M0～晶体管M13。
具体而言，请参见图5，图5为本发明实施例提供的双模复用相位检测器中的延时电路的电路结构示意图。本实施例延时电路Delay0～延时电路Delay13中每个延时电路内部具体电路连接为：晶体管M1的栅极与锁定检测器LD的输出端连接，晶体管M1的源极与晶体管M0的源极、晶体管M0的栅极、晶体管M4的栅极、晶体管M5的栅极、晶体管M6的栅极、晶体管M2的漏极、晶体管M2的栅极连接，晶体管M1的漏极与晶体管M2的源极、晶体管M3的漏极、晶体管M3的栅极连接，晶体管M0的漏极与晶体管M4的漏极、晶体管M5的源极、晶体管M6的源极连接，晶体管M3的源极与晶体管M11的源极、晶体管M12的漏极、晶体管M13的漏极连接，晶体管M4的源极与晶体管M11的漏极、晶体管M11的栅极、晶体管M12的栅极、晶体管M13的栅极连接，晶体管M5的漏极与晶体管M7的源极连接，晶体管M6的漏极与晶体管M8的源极连接，晶体管M7的漏极与晶体管M8的栅极、晶体管M9的源极、晶体管M10的栅极连接，晶体管M9的漏极与晶体管M12的源极连接，晶体管M10的漏极与晶体管M13的源极连接。
本实施例中延时电路Delay0～延时电路Delay13分别由两个反相器、一个辅助电流镜和若干开关组成，两个反相器包括晶体管M7、晶体管M8、晶体管M9、晶体管M10，一个辅助电流镜包括晶体管M0、晶体管M4、晶体管M5、晶体管M6、晶体管M11、晶体管M12、晶体管M13，若干开关包括晶体管M1、晶体管M2、晶体管M3。对于延时电路Delay0，其晶体管M7的栅极、晶体管M9的栅极与鉴频鉴相器PFD的第一输出端、触发器DFF7～触发器DFF13的信号输入端D连接，对于延时电路Delay1～延时电路Delay6，其晶体管M7的栅极、晶体管M9的栅极分别与延时电路Delay0～延时电路Delay5的输出端、触发器DFF0～触发器DFF6的信号输入端D连接，对于延时电路Delay7，其晶体管M7的栅极、晶体管M9的栅极与鉴频鉴相器PFD的第二输出端、触发器DFF0～触发器DFF6的信号输入端D连接，对于延时电路Delay8～延时电路Delay13，其晶体管M7的栅极、晶体管M9的栅极分别与延时电路Delay7～延时电路Delay12的输出端、触发器DFF7～触发器DFF13的信号输入端D连接；对于延时电路Delay0～延时电路Delay5，晶体管M8的漏极、晶体管M10的源极分别与延时电路Delay1～延时电路Delay6的输出端、触发器DFF0～触发器DFF5的信号输入端D连接，对于延时电路Delay6，晶体管M8的漏极、晶体管M10的源极分别与延时电路Delay6的输出端、触发器DFF6的信号输入端D、缓存器Buffer1的输入端连接，对于延时电路Delay7～延时电路Delay12，晶体管M8的漏极、晶体管M10的源极分别与延时电路Delay8～延时电路Delay13的输出端、触发器DFF7～触发器DFF12的信号输入端D连接，对于延时电路Delay13，晶体管M8的漏极、晶体管M10的源极分别与延时电路Delay13的输出端、触发器DFF13的信号输入端D、缓存器Buffer2的输入端连接。其中，晶体管M1的栅极由锁定检测器LD输出的控制信号EN控制，当控制信号EN为低电平时，延时电路Delay0～延时电路Delay13的传播总时间为一个较大的延时，可以用于快速锁定，作为相位误差补偿过程；当控制信号EN为高电平时，延时电路Delay0～延时电路Delay13的传播时间会下降到一个较小的延时，可以用于电流失配校准过程。
优选地，晶体管M0、晶体管M4～晶体管M8均为P型MOS管，晶体管M1～晶体管M3、晶体管M9～晶体管M13均为N型MOS管。
进一步地，鉴频鉴相器PFD包括触发器DFF14、触发器DFF15、选择器MUX、第三延时电路DC3、第四延时电路DC4和第三逻辑电路Logic3。
具体而言，请参见图6，图6为本发明实施例提供的一种锁相环中鉴频鉴相器的电路结构示意图。本实施例鉴频鉴相器PFD的具体电路连接为：触发器DFF14的时钟输入端与第一信号输入端连接，触发器DFF15的时钟输入端与第二信号输入端连接，触发器DFF14的信号输入端D、触发器DFF15的信号输入端D均与VB连接，触发器DFF14的第一信号输出端QB、触发器DFF15的第一信号输出端QB均悬空，触发器DFF14的第一信号输出端Q与延时电路Delay0的信号输入端、触发器DFF0～触发器DFF6的时钟输入端、第三逻辑电路Logic3的第一输入端连接，触发器DFF15的第一信号输出端Q与延时电路Delay7的信号输入端、触发器DFF7～触发器DFF13的时钟输入端、第三逻辑电路Logic3的第二输入端连接，第三逻辑电路Logic3的输出端分别与第三延时电路DC3的输入端、第四延时电路DC4的输入端连接，第三延时电路的输出端与选择器MUX的第一输入端连接，第四延时电路DC4的输出端与选择器MUX的第二输入端连接，选择器MUX的使能输入端与锁定检测器LD的输出端连接，选择器MUX输出端分别与触发器DFF14的信号清零端CLR、触发器DFF15的信号清零端CLR连接。
优选地，第三逻辑电路Logic为一与逻辑门。
本实施例鉴频鉴相器PFD在锁相环电路中用于比较输入时钟信号CLK1和延时的反馈时钟信号之间的相位差，延时的反馈时钟信号为经第一延时电路DC1处理的分频器Divider的反馈时钟信号，当输入时钟信号CLK1先于延时的反馈时钟信号CLK2时，输出第一电平信号UP′，当延时的反馈时钟信号CLK2先于输入时钟信号CLK1时，输出第二电平信号DN′。本实施例鉴频鉴相器PFD中，引入了第三延时电路、第四延时电路DC4，可以实现两种延时的切换。当双模复用相位检测器DAPD为粗分辨率模式时，鉴频鉴相器PFD中选择器MUX选择第三延时电路，第三延时电路输出的延时为T1，比如本实施例实现5GHz的锁相环，第三延时电路输出的延时T1为5ns，增大了复位延迟，从而增加了输入时钟信号CLK1和延时的反馈时钟信号CLK2之间的相位差，使得相位误差更容易检测，大大缩短了校准时间；当双模复用相位检测器DAPD为精细分辨率模式时，鉴频鉴相器PFD中的选择器MUX选择第四延时电路DC4，第四延时电路DC4输出的延时为T2，比如本实施例实现5GHz的锁相环，第四延时电路输出的延时T2为0.5ns，可以检测微弱相位差，从而获得更好的相位噪声。其中，与触发器DFF14的信号输入端D、触发器DFF15的信号输入端D连接的VB为一高电平。
进一步地，可编程电荷泵CP包括若干可编程电路，每个可编程电路包括上拉电路和下拉电路，上拉电路包括上拉主电流源Master、第一可编程电流源组、上拉第一开关、上拉第二开关、上拉第三开关，下拉电路包括下拉主电流源Master、第二可编程电流源组、下拉第一开关、下拉第二开关、下拉第三开关，第一可编程电流源组包括上拉第一辅电流源Slave1、上拉第二辅电流源Slave2，第二可编程电流源组包括下拉第一辅电流源Slave1、下拉第二辅电流源Slave2。
具体而言，请再参见图2，本实施例每个可编程电路的具体电路连接为：上拉主电流源Master的输入端、上拉第一辅电流源Slave1的输入端、上拉第二辅电流源Slave2的输入端均与VDD连接，上拉第二辅电流源Slave2的输出端与上拉第三开关的一端连接，上拉第一辅电流源Slave1的输出端与上拉第二开关的一端连接，上拉主电流源Master的输出端与缓存器Buffer1的输出端、上拉第一开关的一端、上拉第二开关的另一端、上拉第三开关的另一端连接，上拉第一开关的另一端与下拉第一开关的一端、缓存器Buffer2的输出端、环路滤波器Loop Filter的输入端连接，下拉第一开关的另一端与下拉主电流源Master的输入端、下拉第二开关的一端、下拉第三开关的一端连接，下拉第二开关的另一端与下拉第一辅电流源Slave1的输入端连接，下拉第三开关的另一端与下拉第二辅电流源Slave2的输入端连接，下拉主电流源Master的输出端、下拉第一辅电流源Slave1的输出端、下拉第二辅电流源Slave2的输出端分别接地。
本实施例由双模复用相位检测器DAPD的第一输出端连接上拉第一开关，控制可编程电荷泵CP的上拉第一开关的状态，双模复用相位检测器DAPD的第二输出端连接下拉第一开关，控制可编程电荷泵CP的下拉第一开关的状态，从而控制可编程电荷泵CP输出电流的流向。与上拉第一开关相连的，除了上拉主电流源Master，还有受双模复用相位检测器DAPD输出的第一控制码P0～P6(上拉第二开关)控制的上拉第一辅电流源Slave1，受锁定检测器LD的输出端EN(上拉第三开关)控制的上拉第二辅电流源Slave2的电流，与下拉第一开关相连的，除了下拉主电流源Master，还有受双模复用相位检测器DAPD输出的第二控制码D0～D6(下拉第二开关)控制的下拉第一辅电流源Slave1，受锁定检测器LD的输出端EN(下拉第二开关)控制的下拉第二辅电流源Slave2的电流，在电流校准模式下，不管是双模复用相位检测器DAPD的粗分辨率模式下，还是双模复用相位检测器DAPD的精细分辨率模式下，第一控制码P0～P6、第二控制码D0～D6、控制信号EN共同来调整每个可编程电路输出的上拉电流或者下拉电流的大小，进而调整整个可编程电荷泵CP输出的上拉电流或者下拉电流的大小。
需要说明的是本实施例第一逻辑电路Logic1、第二逻辑电路Logic2根据实际需要进行设计，从而控制可编程电荷泵CP电流输出的情况，以及第一延时电路DC1、第二延时电路DC2延时的情况。
进一步地，锁定检测器LD包括触发器DFF16～触发器DFF19、第四逻辑电路Logic4、第五逻辑电路Logic5、第五延时电路DC5和第六延时电路DC6。
具体而言，请参见图7，图7为本发明实施例提供的一种锁相环中锁定检测器的电路结构示意图。本实施例锁定检测器LD的具体电路连接为：第五延时电路DC5的输入端与分频器Divider的输出端、第一延时电路DC1的输出端连接，第五延时电路DC5的输出端与触发器DFF16的信号输入端D、触发器DFF17的信号输入端D连接，第六延时电路DC6的输入端与第一延时电路DC2的输出端、触发器DFF16的时钟输入端连接，第六延时电路DC6的输出端与触发器DFF17的时钟输入端连接，触发器DFF16的第一信号输出端Q、触发器DFF17的第一信号输出端QB均悬空，触发器DFF16的第一信号输出端QB、触发器DFF17的第一信号输出端Q分别与第四逻辑电路Logic4的输入端连接，第四逻辑电路Logic4的输出端与触发器DFF18的信号输入端D、触发器DFF18的信号清零端CLR连接，触发器DFF18的时钟输入端与触发器DFF19的时钟输入端连接，触发器DFF18的第一信号输出端Q与触发器DFF19的信号输入端D、第五逻辑电路Logic5的输入端连接，第五逻辑电路Logic5的输入端还与触发器DFF19的第一信号输出端Q连接，触发器DFF19的第一信号输出端QB、触发器DFF19的第一信号输出端QB均悬空，第五逻辑电路Logic5的输出端与选择器MUX的使能输入端、延时电路Delay0～延时电路Delay13的使能输入端、第一逻辑电路Logic1的使能输入端、第二逻辑电路Logic2的使能输入端、可编程电荷泵CP中的上拉第三开关、可编程电荷泵CP中的下拉第三开关、环路滤波器Loop Filter的输入端连接。
优选地，第四逻辑电路Logic4、第五逻辑电路Logic5均为一与逻辑门。
请参见图8，图8为本发明实施例提供的一种锁相环中锁定检测器的信号工作原理示意图。本实施例第五延时电路的输入端输入的信号为第一参考信号Ref和第六延时电路DC6的输入端输入的信号为第一反馈时钟信号Clk，第一参考时钟信号Ref为输入时钟信号CLK1经过第二延时电路DC2处理的时钟信号，第一反馈时钟信号Clk为分频器Divider输出的反馈时钟信号。如果第一参考时钟信号Ref与第一反馈时钟信号Clk的相位相同，经触发器DFF16和触发器DFF17处理后，第五逻辑电路Logic5的输出端输出的第一输出信号O1为高电平，如果第一参考时钟信号Ref与第一反馈时钟信号Clk的相位不相同，经触发器DFF16和触发器DFF17处理后，则第五逻辑电路Logic5的输出端输出的第一输出信号O1仍为低电平。第一输出信号O1再由触发器DFF18和触发器DFF19处理，本实施例中若第一参考时钟信号Ref为Ta，触发器DFF18的时钟输入端与触发器DFF19的时钟输入端输入的时钟信号为Tb，Ta为Tb的N倍，N为大于0的整数，如果第一输出信号O1保持高电平直到第一参考时钟信号Ref的Ta/N时钟的下一个上升沿到达，则锁定检测器LD的输出端输出的控制信号EN为高电平，这意味着第一反馈时钟信号Clk的相位被第一参考时钟信号Ref锁定，否则锁定检测器LD的输出端输出的控制信号EN为低电平。
优选地，N为32。
本实施例锁定检测器LD用于比较第一参考时钟Ref与第一反馈时钟信号Clk的相位是否相同，即判断锁相环的环路是否处于锁定状态，若锁相环未处于锁定状态，则锁定检测器LD输出端输出的控制信号EN为低电平，控制信号EN控制锁相环的环路中鉴频鉴相器PFD、双模复用相位检测器DAPD、可编程电荷泵CP、环路滤波器Loop Filter工作在双模复用相位检测器DAPD的粗分辨率模式下；若锁相环处于锁定状态，则锁定检测器LD输出端输出的控制信号EN为高电平，控制信号EN控制锁相环的环路中鉴频鉴相器PFD、双模复用相位检测器DAPD、可编程电荷泵CP、环路滤波器Loop Filter工作在双模复用相位检测器DAPD的工作在精细分辨率模式下。
进一步地，为了减小相位噪声，获得较大的可调谐频率范围，请参见图9，图9为本发明实施例提供的一种锁相环中压控振荡器VCO的电路结构示意图，本实施例采用了C类压控振荡器VCO，具体地，采用了C类动态偏置环路压控振荡器VCO，其包括C类压控振荡器VCO核心、动态偏置回路、高线性变容器和3位数字控制金属绝缘金属(MIM)电容器组，具体电路连接如图9所示，此处不做具体描述。
综上所述，本实施例双模复用相位检测器DAPD产生的第一控制码P0～P6、第二控制码D0～D6，不仅控制着可编程电荷泵CP，也控制着第一延时电路DC1、第一延时电路DC2，从而控制鉴频鉴相器PFD的输入时钟信号和分频器Divider的反馈时钟信号的相位差，加快锁相环的锁定，同时锁定检测器LD比较输入时钟信号与分频器Divider的反馈时钟信号的相位是否相同，判断锁相环是否处于锁定状态，从而控制锁相环的环路中鉴频鉴相器PFD、双模复用相位检测器DAPD、可编程电荷泵CP，并通过双模复用相位检测器DAPD的第一控制码P0～P6、、第二控制码D0～D6来调整可编程电荷泵CP输出的上拉电流或者下拉电流的大小，并将上拉电流或者下拉电流输入至环路滤波器Loop Filter，经过环路滤波器Loop Filter后输出控制电压，进而控制压控振荡器VCO输出频率的变化，从而实现锁相环的校准过程，最终实现锁相环的快速锁定和校准。
本实施例基于双模复用相位检测器DAPD，提出了一种兼具快速锁定和可编程电荷泵CP校准功能的锁相环。提出的双模复用相位检测器DAPD具有粗分辨率和细分辨率两种模式，分别用于锁相环的快速锁定和可编程电荷泵CP的校准。在双模复用相位检测器DAPD的粗分辨率模式下，采用基于可编程延迟的带宽切换和相位误差补偿技术，实现了快速锁定增强；快速锁定过程完成后，双模复用相位检测器DAPD进入精细分辨率模式，将失配放大相位误差进行量化，得到7位第一控制码P0～P6和7位第二控制码D0～D6，由第一控制码P0～P6和第二控制码D0～D6分别对可编程电荷泵CP中的第一可编程电流源组、第二可编程电流源组进行调整，实现校准过程。可见，本实施例锁相环兼具快速锁定和可编程电荷泵CP校准功能，相较于传统方法大大缩短了锁定和校准时间。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术邻域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种锁相环，其特征在于，包括：鉴频鉴相器、双模复用相位检测器、第一逻辑电路、第二逻辑电路、可编程电荷泵、环路滤波器、压控振荡器、分频器、第一延时电路、第二延时电路和锁定检测器，其中，
所述鉴频鉴相器的输入端与第一信号输入端、第二信号输入端连接，所述鉴频鉴相器的输出端与所述双模复用相位检测器的输入端连接，所述双模复用相位检测器的输出端与所述第一逻辑电路的输入端、所述第二逻辑电路的输入端、所述第一延时电路的输入端、所述第二延时电路的输入端、所述可编程电荷泵的输入端连接，所述第一逻辑电路的输出端、所述第二逻辑电路的输出端分别与所述可编程电荷泵的输入端连接，所述可编程电荷泵的输出端与所述环路滤波器的输入端连接，所述环路滤波器的输出端与所述压控振荡器的输入端连接，所述压控振荡器的输出端与信号输出端、所述分频器的输入端连接，所述分频器的输出端与所述锁定检测器的输入端，所述锁定检测器的输入端还与所述第一延时电路的输出端、所述第二延时电路的输出端连接，所述锁定检测器的输出端与所述鉴频鉴相器的输入端、所述双模复用相位检测器的输入端、所述第一逻辑电路的输入端、所述第二逻辑电路的输入端、所述可编程电荷泵的输入端、所述环路滤波器的输入端连接，所述第一延时电路的输入端还与所述第一信号输入端连接，所述第二延时电路的输入端还与所述第二信号输入端连接。
2.根据权利要求1所述的锁相环，其特征在于，所述双模复用相位检测器包括延时电路Delay0～延时电路Delay13、触发器DFF0～触发器DFF13、缓存器Buffer1和缓存器Buffer2，其中，
所述延时电路Delay0的信号输入端与所述鉴频鉴相器的第一输出端、所述触发器DFF7～触发器DFF13的信号输入端连接，所述延时电路Delay1～延时电路Delay6的信号输入端依次与所述延时电路Delay0～延时电路Delay5的输出端连接，所述延时电路Delay7的信号输入端与所述鉴频鉴相器的第二输出端、所述触发器DFF0～触发器DFF6的信号输入端连接，所述延时电路Delay8～延时电路Delay13的信号输入端依次与所述延时电路Delay7～延时电路Delay12的输出端连接，所述延时电路Delay0～延时电路Delay13的使能输入端分别还与所述锁定检测器的输出端连接，所述延时电路Delay0～延时电路Delay13的输出端依次与所述触发器DFF0～触发器DFF13的信号输入端连接，所述触发器DFF0～触发器DFF6的时钟输入端分别与所述鉴频鉴相器的第二输出端连接，所述触发器DFF7～触发器DFF13的时钟输入端分别与所述鉴频鉴相器的第一输出端连接，所述触发器DFF0～触发器DFF5的第一信号输出端依次与所述延时电路Delay1～延时电路Delay6的输出端、所述触发器DFF1～触发器DFF6的第一信号输出端连接，所述触发器DFF7～触发器DFF12的第一信号输出端依次与所述延时电路Delay8～延时电路Delay13的输出端、所述触发器DFF8～触发器DFF13的第一信号输出端连接，所述触发器DFF0～触发器DFF6的第一信号输出端还与所述第一逻辑电路的输入端、所述第一延时电路的输入端连接，所述触发器DFF7～触发器DFF13的第一信号输出端还与所述第二逻辑电路的输入端、所述第二延时电路的输入端连接，所述触发器DFF0～触发器DFF13的第一信号输出端均悬空，所述延时电路Delay6的输出端还与所述缓存器Buffer1的输入端连接，所述延时电路Delay13的输出端还与所述缓存器Buffer2的输入端连接，所述缓存器Buffer1的输出端、所述缓存器Buffer2的输出端分别与所述可编程电荷泵的输入端连接。
3.根据权利要求2所述的锁相环，其特征在于，所述延时电路Delay0～延时电路Delay13均包括晶体管M0～晶体管M13，其中，
所述晶体管M1的栅极与所述锁定检测器的输出端连接，所述晶体管M1的源极与所述晶体管M0的源极、所述晶体管M0的栅极、所述晶体管M4的栅极、所述晶体管M5的栅极、所述晶体管M6的栅极、所述晶体管M2的漏极、所述晶体管M2的栅极连接，所述晶体管M1的漏极与所述晶体管M2的源极、所述晶体管M3的漏极、所述晶体管M3的栅极连接，所述晶体管M0的漏极与所述晶体管M4的漏极、所述晶体管M5的源极、所述晶体管M6的源极连接，所述晶体管M3的源极与所述晶体管M11的源极、所述晶体管M12的漏极、所述晶体管M13的漏极连接，所述晶体管M4的源极与所述晶体管M11的漏极、所述晶体管M11的栅极、所述晶体管M12的栅极、所述晶体管M13的栅极连接，所述晶体管M5的漏极与所述晶体管M7的源极连接，所述晶体管M6的漏极与所述晶体管M8的源极连接，所述晶体管M7的漏极与所述晶体管M8的栅极、所述晶体管M9的源极、所述晶体管M10的栅极连接，所述晶体管M9的漏极与所述晶体管M12的源极连接，所述晶体管M10的漏极与所述晶体管M13的源极连接。
4.根据权利要求2所述的锁相环，其特征在于，所述鉴频鉴相器包括触发器DFF14、触发器DFF15、选择器MUX、第三延时电路、第四延时电路和第三逻辑电路，其中，
所述触发器DFF14的时钟输入端与所述第一信号输入端连接，所述触发器DFF15的时钟输入端与所述第二信号输入端连接，所述触发器DFF14的信号输入端、所述触发器DFF15的信号输入端均与VB连接，所述触发器DFF14的第一信号输出端、所述触发器DFF15的第一信号输出端均悬空，所述触发器DFF14的第一信号输出端与所述延时电路Delay0的信号输入端、所述触发器DFF0～触发器DFF6的时钟输入端、所述第三逻辑电路的第一输入端连接，所述触发器DFF15的第一信号输出端与所述延时电路Delay7的信号输入端、所述触发器DFF7～触发器DFF13的时钟输入端、所述第三逻辑电路的第二输入端连接，所述第三逻辑电路Logic3的输出端分别与所述第三延时电路的输入端、所述第四延时电路的输入端连接，所述第三延时电路的输出端与所述选择器MUX的第一信号输入端连接，所述第四延时电路的输出端与所述选择器MUX的第二信号输入端连接，所述选择器MUX的使能输入端与所述锁定检测器的输出端连接，所述选择器MUX输出端分别与所述触发器DFF14的信号清零端、触发器DFF15的信号清零端连接。
5.根据权利要求4所述的锁相环，其特征在于，所述第三延时电路的延时时间为T1，所述第四延时电路的延时时间为T2，且T1＞T2。
6.根据权利要求2所述的锁相环，其特征在于，所述可编程电荷泵包括若干可编程电路，每个所述可编程电路包括上拉电路和下拉电路，所述上拉电路包括上拉主电流源、第一可编程电流源组、上拉第一开关、上拉第二开关、上拉第三开关，所述下拉电路包括下拉主电流源、第二可编程电流源组、下拉第一开关、下拉第二开关、下拉第三开关，第一可编程电流源组包括上拉第一辅电流源、上拉第二辅电流源，第二可编程电流源组包括下拉第一辅电流源、下拉第二辅电流源，其中，
所述上拉主电流源的输入端、所述上拉第一辅电流源的输入端、所述上拉第二辅电流源的输入端均与VDD连接，所述上拉第二辅电流源的输出端与所述上拉第三开关的一端连接，所述上拉第一辅电流源的输出端与所述上拉第二开关的一端连接，所述上拉主电流源的输出端与所述缓存器Buffer1的输出端、所述上拉第一开关的一端、所述上拉第二开关的另一端、所述上拉第三开关的另一端连接，所述上拉第一开关的另一端与所述下拉第一开关的一端、所述缓存器Buffer2的输出端、所述环路滤波器的输入端连接，所述下拉第一开关的另一端与所述下拉主电流源的输入端、所述下拉第二开关的一端、所述下拉第三开关的一端连接，所述下拉第二开关的另一端与所述下拉第一辅电流源的输入端连接，所述下拉第三开关的另一端与所述下拉第二辅电流源的输入端连接，所述下拉主电流源的输出端、所述下拉第一辅电流源的输出端、所述下拉第二辅电流源的输出端均接地。
7.根据权利要求6所述的锁相环，其特征在于，所述锁定检测器包括触发器DFF16～触发器DFF19、第四逻辑电路、第五逻辑电路、第五延时电路和第六延时电路，其中，
所述第五延时电路的输入端与所述分频器的输出端、所述第一延时电路的输出端连接，所述第五延时电路的输出端与所述触发器DFF16的信号输入端、所述触发器DFF17的信号输入端连接，所述第六延时电路的输入端与所述第二延时电路的输出端、所述触发器DFF16的时钟输入端连接，所述第六延时电路的输出端与所述触发器DFF17的时钟输入端连接，所述触发器DFF16的第一信号输出端、所述触发器DFF17的第一信号输出端均悬空，所述触发器DFF16的第一信号输出端、所述触发器DFF17的第一信号输出端分别与所述第四逻辑电路的输入端连接，所述第四逻辑电路的输出端与所述触发器DFF18的信号输入端、所述触发器DFF18的信号清零端连接，所述触发器DFF18的时钟输入端与所述触发器DFF19的时钟输入端连接，所述触发器DFF18的第一信号输出端与所述触发器DFF19的信号输入端、所述第五逻辑电路的输入端连接，所述第五逻辑电路的输入端还与所述触发器DFF19的第一信号输出端连接，所述触发器DFF19的第一信号输出端、所述触发器DFF19的第一信号输出端均悬空，所述第五逻辑电路的输出端与所述选择器MUX的使能输入端、所述延时电路Delay0～延时电路Delay13的使能输入端、所述第一逻辑电路的使能输入端、所述第二逻辑电路的使能输入端、所述可编程电荷泵中的上拉第三开关、所述可编程电荷泵中的下拉第三开关、所述环路滤波器的输入端连接。
8.根据权利要求7所述的锁相环，其特征在于，所述锁定检测器输入的时钟信号为Ta，所述触发器DFF18的时钟输入端与所述触发器DFF17的时钟输入端输入的时钟信号为Tb，Ta为Tb的N倍，N为大于0的整数。
9.根据权利要求8所述的锁相环，其特征在于，所述N取值为32。
10.根据权利要求1所述的锁相环，其特征在于，所述压控振荡器为C类压控振荡器。
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