CN114530483A - 半导体元件及其制作方法 - Google Patents

半导体元件及其制作方法 Download PDF

Info

Publication number
CN114530483A
CN114530483A CN202011319465.5A CN202011319465A CN114530483A CN 114530483 A CN114530483 A CN 114530483A CN 202011319465 A CN202011319465 A CN 202011319465A CN 114530483 A CN114530483 A CN 114530483A
Authority
CN
China
Prior art keywords
annular
protrusion
annular protrusion
semiconductor device
front surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011319465.5A
Other languages
English (en)
Inventor
江孟庭
张仁宪
何凯光
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN202011319465.5A priority Critical patent/CN114530483A/zh
Priority to US17/148,624 priority patent/US20220165684A1/en
Publication of CN114530483A publication Critical patent/CN114530483A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H01L2221/68386—Separation by peeling

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Dicing (AREA)

Abstract

本发明公开一种半导体元件及其制作方法，其中该半导体元件包括：半导体基材、电路结构以及环形突起部。半导体基材具有相对的一前表面和一后表面。电路结构位于前表面。环形突起部凸设于后表面上。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法，且特别是涉及一种具有环形突起部的半导体元件及其制作方法。
背景技术
在半导体元件的制造中，需要切割晶片(wafer)以分离成多个个别的管芯(die)。然而，切割所造成的应力破坏会使管芯产生崩缺及曲翘，且崩缺或曲翘的管芯也可能因为后续焊线连接或封装材料缩收应力的影响而产生曲翘，造成后续制作工艺良率不佳。
因此有需要提供一种新式的半导体元件及其制作方法，以解决现有技术所面临的问题。
发明内容
本发明的一个方面是有关于一种半导体元件，包括：半导体基材、电路结构以及环形突起部。半导体基材具有相对的一前表面和一后表面。电路结构位于前表面。环形突起部凸设于后表面上。
本发明的另一个方面是有关于一种半导体元件的制方法，包括下述步骤：首先，提供一半导体基材，使半导体基材具有相对的一前表面和一后表面。再者，在前表面形成一电路结构。接者，进行一切割制作工艺，在前表面上形成至少一前凹部。而且，进行一蚀刻制作工艺，在后表面上形成至少一环形突起部。
通过在后表面上形成环形突起部，可以增加半导体基材的应力抵抗能力，防止半导体基材本身和位于前表面的电路图案受到后续制作工艺，例如焊线连接或封装材料缩收应力的影响而产生曲翘，更能提供更平坦的制作工艺表面，提高后续制作工艺的良率。此外，采用等离子体蚀刻技术来取代钻石割刀切割半导体基材,改善因切割所造成的应力破坏而产生的芯片崩缺的问题。
附图说明
为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个优选实施例，并配合所附的附图，作详细说明如下:
图1A至图1F’为本发明一实施例所绘示的一系列制作半导体元件的制作工艺结构示意图；其中：
图1D’为图1D所绘示的半导体元件的部分制作工艺结构俯视图；
图1E’为图1E所绘示的半导体元件的部分制作工艺结构俯视图；
图1F’为图1F所绘示的半导体元件的部分制作工艺结构俯视图；
图2为本发明另一实施例所绘示的半导体元件的俯视图；
图3为本发明又一实施例所绘示的半导体元件的俯视图；
图4为本发明再一实施例所绘示的半导体元件的俯视图；
图5为本发明一实施例所绘示的半导体元件的俯视图；
图6为本发明一实施例所绘示的半导体元件的俯视图；以及
图7为本发明一实施例所绘示的半导体元件的俯视图。
符号说明
100：半导体元件
101：半导体基材
101a：前表面
101b：后表面
101c：立壁
101p：突起部
102：电路结构
102a：电路图案单元
103：环形突起部
103a：第一延伸突起部
103b：第二延伸突起部
103c：中心
103s：内侧边缘
104：激光切割
104a：第一子前凹部
104b：底部
105：机械切割
105a：第二子前凹部
105b：底部
106：蚀刻制作工艺
106a：后凹部
107：第一胶层
108：第二胶层
109：环状光致抗蚀剂
110：前凹部
120：第一基材
130：第二基材
200：半导体元件
203：环形突起部
203a：第一延伸突起部
203c：中心
203s：内侧边缘
300：半导体元件
303：环形突起部
303a：第一延伸突起部
400：半导体元件
403：环形突起部
403a：第一延伸突起部
403b：第二延伸突起部
500：半导体元件
503：环形突起部
503a,503b,503c,503d：延伸突起部
600：半导体元件
603：环形突起部
700：半导体元件
701b：后表面
703：环形突起部
703a：第一延伸突起部
703b：第二延伸突起部
R,R3,R4,R5,R7：区域
R31,R32,R41,R42,R43,R44,R51,R52,R53,R54,R55,R56,R57,R58,R71,R72,R73,R74：子区域
H：高度
T：厚度
具体实施方式
本发明是提供一种具有环形突起部的半导体元件及其制作方法，环形突起部可具有抗弯曲特性，可以增加半导体基材的应力抵抗能力，防止半导体基材本身和位于半导体基材上的电路图案受到后续制作工艺，例如焊线连接或封装材料缩收应力的影响而产生曲翘，更能提供更平坦的制作工艺表面，提高后续制作工艺的良率。为让本发明的上述和其他目的、特征和优点能更明显易懂，下文是叙述制作具有环形突起部的半导体元件的方法，做优选实施例，并配合所附附图，作详细说明如下。
但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。优选实施例的提出，仅用以例示本发明的技术特征，并非用以限定本发明的申请专利范围。该技术领域中具有通常知识者，将可根据以下发明的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与附图之中，相同的元件，将以相同的元件符号加以表示。
请参照图1A至图1F’，图1A至图1F’是根据本发明一实施例所绘示的一系列制作半导体元件100的制作工艺结构示意图。如图1A所示，在本发明的一实施例中，首先提供一个半导体基材101，使其具有相对的一前表面101a和一后表面101b，且电路结构102形成于半导体基材101的前表面101a。随后，图一胶层107形成于半导体基材101的后表面101b上。
在本发明的一实施例中，电路结构102可以是一种形成于半导体基材101前表面101a上的图案化电路层。例如，在本实施例中，电路结构102至少包括多个电路布局相同，且相邻排列在半导体基材101前表面101a上的电路图案单元102a。
接着进行一切割制作工艺，请参照图1B及图1C，在本发明的一实施例中，切割制作工艺包括于前表面101a上形成至少一前凹部。在本实施例中，进行切割制作工艺的步骤包括先在该前表面进行一激光切割104(laser scribing)以形成一第一子前凹部104a(如图1B所示)，再进行一机械切割105(mechanical dicing)以形成一第二子前凹部105a(如图1C所示)，其中第二子前凹部105a位于第一子前凹部104a的底部104b。第一子前凹部104a和第二子前凹部105a形成前表面101a的所述前凹部110。
而值得注意的是，激光切割104和机械切割105的顺序、次数和所形成的第一子前凹部104a和第二子前凹部105a的切割尺寸并没有特别限定。只要，所形成各个子前凹部(例如，第一子前凹部104a和第二子前凹部105a)彼此对准或重叠及未脱离本发明所述切割制作工艺的精神范围。
再请参照图1D，在本发明的一实施例中，在进行上述切割制作工艺之后将第一胶层107从半导体基材101的后表面101b分离。随后，在本发明的一实施例中，将半导体基材101上下翻转，使前表面101a面向下而后表面101b面向上，并在半导体基材101前表面101a上形成第二胶层108，在半导体基材101后表面101b上形成至少一个环状光致抗蚀剂109。其中，环状光致抗蚀剂109的数量可以例如为一个、两个、三个、四个或更多个。为了清楚说明起见，在本实施例，如图1D和图1D’(图1D的俯视图)所示，绘示两个环状光致抗蚀剂109，分别位于前凹部(例如第一子前凹部104a和第二子前凹部105a)的两侧，且与相邻的电路图案单元102a至少部分重叠。而在另一实施例中，前凹部(例如第一子前凹部104a和第二子前凹部105a)的两侧可仅有一侧具有环状光致抗蚀剂109，另一侧则不具有环状光致抗蚀剂109。
之后，进行一蚀刻制作工艺106，请参照图1E，在后表面101b上形成至少一环形突起部103。在本实施例中，蚀刻制作工艺106从后表面101b移除未被环状光致抗蚀剂109覆盖的部分半导体基材101，藉以使环状光致抗蚀剂109所覆盖的部分半导体基材101相对于蚀刻后的后表面101b形成环形突起部103。此外，蚀刻制作工艺106还包括在蚀刻后的后表面101b中形成至少一个后凹部106a，使后凹部106a邻接环形突起部103并且连通前凹部110，以将半导体基材101分割成一第一基材120和一第二基材130，且都连接于第二胶层108。
在进行蚀刻制作工艺106之后移除环状光致抗蚀剂109，并将第二胶层108从前表面101a分离，使第一基材120和第二基材130彼此分离。在本实施例中，请参照图1F和图1F’(图1F的俯视图)，彼此分离的第一基材120和第二基材130，其后表面上都具有一个由剩余半导体基材101所构成的环形突起部103。
具体而言。第一基材120和第二基材130每一者的前表面101a面上都包括一个电路布局相同的电路图案单元102a。彼此分离的第一基材120和第二基材130可视为两个已分割的管芯。以第一基材120作为半导体元件为例，其包括半导体基材101、电路结构102以及环形突起部103。半导体基材101具有相对的一前表面101a和一后表面101b。电路结构102位于前表面101a。环形突起部103凸设于后表面101b上。
后续，再对第一基材120和第二基材130进行一连串后段制作工艺(未绘示)后，完成如图1F所绘示的半导体元件100的制备。
在本发明的一些实施例中，半导体基材101的厚度T可以例如为100微米，环形突起部103的高度H可以例如介于20微米至50微米之间。半导体基材101的厚度T和环形突起部103的高度H二者的一比值实质上介于10:1至5:1之间，可以例如为10:1、9:1、8:1、7:1、6:1或5:1。环形突起部103所围绕的一区域R至少部分的与电路结构102重叠。在一实施例中，环形突起部103邻近于半导体基材101的立壁101c，立壁101c连接于前表面101a和后表面101b之间。在一实施例中，前表面101a具有前凹部110，前凹部110的底部104b与立壁101c形成连接，使前凹部110的底部104b、立壁101c以及与立壁101c相连的一部分后表面101b共同(定义出)一个突起部101p。
而值得注意的是，环形突起部的结构并不以此为限。例如，请参照图2，图2是根据本发明另一实施例所绘示的半导体元件200的俯视图。半导体元件200的结构大致与图1F’所绘示的半导体元件100类似，差别在于在本实施例中，半导体元件200的环形突起部203还包括一第一延伸突起部203a，由环形突起部203的一内侧边缘203s朝环形突起部203的一中心203c延伸。
请参照图3所，图3是根据本发明又一实施例所绘示的半导体元件300的俯视图。半导体元件300的结构大致与图2所绘示的半导体元件200类似，差别在于，在本实施例中，半导体元件300的环形突起部303的第一延伸突起部303a的两端都连接至环形突起部303的内侧边缘103s，将环形突起部303所围绕的区域R3区隔成二子区域R31、R32。
请参照图4，图4是根据本发明再一实施例所绘示的半导体元件400的俯视图。半导体元件400的结构大致与图3所绘示的半导体元件300类似，差别在于，在本实施例中，半导体元件400的环形突起部403还包括一第二延伸突起部403b。其中，第一延伸突起部403a和第二延伸突起部403b彼此交叉，将环形突起部403所围绕的区域R4区隔成大于二的多个子区域(例如子区域R41、R42、R43、R44)的田字型结构。
请参照图5，图5是根据本发明又另一实施例所绘示的半导体元件500的俯视图。半导体元件500的结构大致与图4所绘示的半导体元件400类似，差别在于，在本实施例中，半导体元件500的环形突起部503还包括更多的延伸突起部，例如横向的延伸突起部503a以及纵向的延伸突起部503b、503c、503d。其中，横向的延伸突起部503a与纵向的延伸突起部503b、503c、503d彼此交叉，将环形突起部503所围绕的区域R5区隔成具有多个子区域(例如子区域R51、R52、R53、R54、R55、R56、R57、R58)的格栅结构。
虽然图2至图5所绘示的环形突起部103形状为方形，但环形突起部的外观形状并不以此为限。例如请参照图6，半导体元件600的结构大致与图1F’所绘示的半导体元件100类似，差别在于，在本实施例中，半导体元件600的环形突起部603的形状例如为圆形。
请参照图7，半导体元件700的结构大致与图6所绘示的半导体元件600类似，差别在于，在本实施例中，半导体元件700的环形突起部703包括相互交叉的第一延伸突起部703a和第二延伸突起部703b，将环形突起部703所围绕的区域R7区隔成大于二的多个子区域(例如子区域R71、R72、R73、R74)。
然而应清楚地理解，上述实施例此仅为半导体元件的环形突起部的形状、尺寸及分布的有限示例。环形突起部可具有不相似的形状及/或尺寸。举例来说，一些环形突起部可具有相同长度的边，而一些环形突起部可具有不同长度的边。此些形状包括正方形、矩形、平行四边形、菱形、梯形和筝形。或者，环形突起部可以由除四边之外的多个边来界定，例如为三角形、五边、六边形、七边形和八边形等。环形突起部也可为具有曲线的结构形状，包括圆形、椭圆形(elliptical)、拱形(arched)、透镜形(lens)、新月形(crescent)、卵形(oval)、四叶形(quatrefoil)和其他具有曲线的形状。类似地，环形突起部所围绕的区域或子区域的形状也可为上述的形状，容此不再赘述。
在制备如图2至图3所述的半导体元件200和300的制作工艺中，用来形成环形突起部203和303的环状光致抗蚀剂109，包括一个环状部和一个延伸部，延伸部朝环状部内部延伸。
在制备如图4至图5及图7所述的半导体元件400、500和700的制作工艺中，用来形成环形突起部403、503和703的环状形光致抗蚀剂109包括一环状部和一格栅部，位于环状部内侧并连接环状部。如此，可使环形突起部403、503和703的多个延伸突起部彼此交叉，以将环形突起部403、503和703所围绕的区域R4、R5和R7区隔成具有多个子区域的格栅结构。
根据上述，本发明的实施例是采用等离子体蚀刻技术来取代钻石割刀切割半导体基材,并改善因切割所造成的应力破坏而产生的芯片崩缺的问题。另外，形成在半导体基材后表面上的环形突起部具有抗弯曲特性，可以增加半导体基材的应力抵抗能力，防止半导体基材本身和位于前表面的电路图案受到后续制作工艺，例如焊线连接或封装材料缩收应力的影响而产生曲翘，更能提供更平坦的制作工艺表面，提高后续制作工艺的良率。本发明的实施例所述具有环形突起部的半导体基元件，可应用于倒装产品(例如底部填充(underfill)及散热器(heatsink))及焊线产品(例如环氧树脂型态(Expoxy type)及管芯接合膜型态(Die Attached Film type，DAF type))中。
虽然结合以上优选实施例公开了本发明，然而其并非用以限定本发明，任何该技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (17)

1.一种半导体元件，其特征在于，包括:
半导体基材，具有相对的前表面和后表面；
电路结构，位于该前表面；
环形突起部，凸设于该后表面上。
2.如权利要求1所述的半导体元件，其特征在于，该半导体基材的厚度和该环形突起部的高度二者的比值介于10:1至5:1之间。
3.如权利要求1所述的半导体元件，其特征在于，该环形突起部所围绕的区域至少部分的与该电路结构重叠。
4.如权利要求1所述的半导体元件，其特征在于，该环形突起部的形状为方形或圆形。
5.如权利要求1所述的半导体元件，其特征在于，该环形突起部还包括第一延伸突起部，由该环形突起部的内侧边缘朝该环形突起部的中心延伸。
6.如权利要求5所述的半导体元件，其特征在于，该第一延伸突起部的两端都连接至该内侧边缘，将该环形突起部围绕的区域区隔成两个子区域。
7.如权利要求6所述的半导体元件，其特征在于，该环形突起部还包括第二延伸突起部，该第一延伸突起部和该第二延伸突起部将该区域区隔成大于二的多个子区域。
8.如权利要求1所述的半导体元件，其特征在于，该环形突起部邻近于该半导体基材的立壁，该立壁连接于该前表面和该后表面之间。
9.如权利要求8所述的半导体元件，其特征在于，该前表面具有前凹部，该前凹部的底部与该立壁连接，使该底部、该立壁和一部分该后表面形成突起部。
10.一种半导体元件的制作方法，包括:
提供半导体基材，使该半导体基材具有相对的前表面和后表面；
于该前表面形成电路结构；
进行切割制作工艺，在该前表面上形成至少一前凹部；
进行蚀刻制作工艺，在该后表面上形成至少一环形突起部。
11.如权利要求10所述的半导体元件的制作方法，其特征在于，该蚀刻制作工艺还包括形成至少一后凹部，邻接该环形突起部，并且连通该前凹部，将该半导体基材分割成第一基材和第二基材。
12.如权利要求10所述的半导体元件的制作方法，其特征在于，在形成该前凹部的步骤包括:在进行该切割制作工艺之前形成第一胶层于该后表面上，并在进行该切割制作工艺之后将该第一胶层从该后表面分离。
13.如权利要求10所述的半导体元件的制作方法，其特征在于，在形成该些环形突起部的步骤包括:
形成第二胶层于该前表面上；
在该后表面上形成环状光致抗蚀剂；以及
在进行该蚀刻制作工艺之后移除该环状光致抗蚀剂，并将该第二胶层从该前表面分离。
14.如权利要求13所述的半导体元件的制作方法，其特征在于，该些环状光致抗蚀剂包括环状部和延伸部，该延伸部朝该环状部内部延伸。
15.如权利要求13所述的半导体元件的制作方法，其特征在于，该些环状光致抗蚀剂包括环状部和格栅部，位于该环状部内侧并连接该环状部。
16.如权利要求10所述的半导体元件的制作方法，其特征在于，进行该切割制作工艺的步骤包括:
在该前表面进行激光切割(laser scribing)以形成第一子前凹部，
进行机械切割(mechanical dicing)以形成第二子前凹部，位于该第一子前凹部的底部。
17.如权利要求10所述的半导体元件的制作方法，其特征在于，进行该蚀刻制作工艺包括:等离子体蚀刻。
CN202011319465.5A 2020-11-23 2020-11-23 半导体元件及其制作方法 Pending CN114530483A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202011319465.5A CN114530483A (zh) 2020-11-23 2020-11-23 半导体元件及其制作方法
US17/148,624 US20220165684A1 (en) 2020-11-23 2021-01-14 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011319465.5A CN114530483A (zh) 2020-11-23 2020-11-23 半导体元件及其制作方法

Publications (1)

Publication Number Publication Date
CN114530483A true CN114530483A (zh) 2022-05-24

Family

ID=81618646

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011319465.5A Pending CN114530483A (zh) 2020-11-23 2020-11-23 半导体元件及其制作方法

Country Status (2)

Country Link
US (1) US20220165684A1 (zh)
CN (1) CN114530483A (zh)

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1522521B1 (en) * 2003-10-10 2015-12-09 Infineon Technologies AG Capacitive sensor
US7645635B2 (en) * 2004-08-16 2010-01-12 Micron Technology, Inc. Frame structure and semiconductor attach process for use therewith for fabrication of image sensor packages and the like, and resulting packages
US7244663B2 (en) * 2004-08-31 2007-07-17 Micron Technology, Inc. Wafer reinforcement structure and methods of fabrication
US8012857B2 (en) * 2007-08-07 2011-09-06 Semiconductor Components Industries, Llc Semiconductor die singulation method
US8084335B2 (en) * 2008-07-11 2011-12-27 Semiconductor Components Industries, Llc Method of thinning a semiconductor wafer using a film frame
US8292690B2 (en) * 2008-09-08 2012-10-23 Semiconductor Components Industries, Llc Thinned semiconductor wafer and method of thinning a semiconductor wafer
US8062958B2 (en) * 2009-04-01 2011-11-22 Micron Technology, Inc. Microelectronic device wafers and methods of manufacturing
JP5709536B2 (ja) * 2010-01-14 2015-04-30 キヤノン株式会社 シリコン基板の加工方法
JP5541306B2 (ja) * 2011-05-27 2014-07-09 株式会社デンソー 力学量センサ装置およびその製造方法
US20130161702A1 (en) * 2011-12-25 2013-06-27 Kun-Lung Chen Integrated mems device
US11111135B2 (en) * 2014-07-02 2021-09-07 My01 Ip Holdings Inc. Methods and devices for microelectromechanical pressure sensors
CN105470373B (zh) * 2014-09-03 2017-12-26 展晶科技(深圳)有限公司 覆晶式发光二极管封装结构
WO2017074302A1 (en) * 2015-10-26 2017-05-04 Hewlett-Packard Development Company, L.P. Printheads and methods of fabricating a printhead
US10403544B2 (en) * 2016-06-22 2019-09-03 Semiconductor Components Industries, Llc Semiconductor die singulation methods
US20190148306A1 (en) * 2016-06-30 2019-05-16 Semiconductor Components Industries, Llc Semiconductor backmetal and over pad metallization structures and related methods
US10741487B2 (en) * 2018-04-24 2020-08-11 Semiconductor Components Industries, Llc SOI substrate and related methods

Also Published As

Publication number Publication date
US20220165684A1 (en) 2022-05-26

Similar Documents

Publication Publication Date Title
US9018080B2 (en) Wafer processing method
CN108630601B (zh) 半导体装置的制造方法
JPH0557737B2 (zh)
US20200203227A1 (en) Dicing A Wafer
US10014269B2 (en) Method for wafer dicing
CN108346623A (zh) 晶片封装方法
US20080220220A1 (en) Semiconductor die having increased usable area
CN106467289B (zh) 晶圆结构及晶圆加工方法
CN110890324A (zh) 半导体装置的制造方法
CN114530483A (zh) 半导体元件及其制作方法
CN111710646B (zh) 一种多晶圆划片方法及半导体结构
JPH05267449A (ja) 半導体装置及びその製造方法
JP2012186309A (ja) ウエハレベルパッケージの製造方法、及びウエハレベルパッケージ
US10418334B2 (en) Semiconductor device including corner recess
CN114093926A (zh) 晶圆、晶圆制备方法及晶圆切割方法
TW201729307A (zh) 封裝結構的製作方法
CN112010257B (zh) 晶圆结构及晶圆加工方法
TWI796210B (zh) 影像感測器封裝之切單方法及影像感測器封裝
US10818550B2 (en) Methods for singulation and packaging
US20230282594A1 (en) Semiconductor wafer and semiconductor dies formed therefrom including grooves along long edges of the semiconductor dies
KR102568537B1 (ko) 패시베이션 구조물, 이를 포함하는 반도체 장치 및 이를 포함하는 반도체 기판의 소잉 방법
US20230207410A1 (en) Low stress laser modified mold cap package
CN111128966A (zh) 对位结构及封装切割方法
KR20040006420A (ko) 반도체 소자의 제조 방법
JP2022120398A (ja) チップ剥離方法、半導体装置の製造方法、チップ剥離装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination