CN112010257B - 晶圆结构及晶圆加工方法 - Google Patents
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Abstract
本申请公开了一种晶圆结构及晶圆加工方法，所述晶圆结构用于形成多个管芯，其中，包括：半导体衬底；位于半导体衬底上表面的多个第一功能层和多个第二功能层，多个第一功能层由划片道隔开，多个第二功能层位于划片道中且多个第二功能层的至少一个位于划片道内半导体衬底的高不良率发生区域上表面；其中，多个管芯分别包括半导体衬底的一部分和多个第一功能层中的相应一个功能层，多个第二功能层用于提供多个管芯中相邻管芯之间的机械和/或电连接。本申请提供的晶圆结构及晶圆加工方法提高了晶圆的量产良率。
Description
技术领域
本发明涉及半导体加工领域，更具体地，涉及一种晶圆结构及晶圆加工方法。
背景技术
半导体集成电路的制造，需要先对晶圆(wafer)进行加工，其中，晶圆通常为6英寸、8英寸或12英寸的圆形或类圆形晶片；晶圆加工包括晶圆结构的制造和切割。具体地，晶圆结构的制造是在晶圆上层叠绝缘膜和功能膜以形成阵列排布有多个管芯的功能层；晶圆结构的切割，是在管芯形成后将电性测试合格的管芯切割下来以便后续封装使用。
在晶圆上形成多个管芯可以批量获得性能一致性良好的多个产品，并且可以显著降低管芯的制造成本，因此，晶圆切割是现代半导体工艺的必要步骤。微机械晶圆作为晶圆的一种，其加工同样经过晶圆切割这一重要步骤，并且也包括晶圆制造这一基础步骤，不同的是，微机械晶圆的制造步骤会去除掉比一般集成电路晶圆占比较多的材料。
微机械晶圆去除材料过多常常使得应力释放导致晶圆翘曲乃至出现边缘破裂的不良现象。微机械晶圆在批量生产中出现的各种不良现象直接影响到晶圆的量产良率。针对晶圆量产良率较低的技术问题，现有技术中缺乏有效的解决方案。
发明内容
有鉴于此，本发明的目的在于提供一种有利于晶圆量产良率提高的晶圆结构及晶圆加工方法。
根据本发明的第一方面，提供一种晶圆结构，用于形成多个芯片，所述晶圆结构包括：
半导体衬底；
位于所述半导体衬底上表面的多个第一功能层和多个第二功能层，所述多个第一功能层由划片道隔开，所述多个第二功能层位于所述划片道中且所述多个第二功能层的至少一个位于所述划片道内所述半导体衬底的高不良率发生区域上表面；
其中，所述多个管芯分别包括所述半导体衬底的一部分和所述多个第一功能层中的相应一个功能层，所述多个第二功能层用于提供所述多个管芯中相邻管芯之间的机械和/或电连接。
可选地，所述高不良率发生区域至少包括第一区域、第二区域、第三区域中的一种，其中，
所述第一区域，为所述半导体衬底按N/P掺杂和晶格朝向而存在的平边内侧区域；
所述第二区域，为所述半导体衬底按N/P掺杂和晶格朝向而存在的缺口内侧区域；
所述第三区域，为所述半导体衬底在传送过程中的受力区域。
可选地，所述晶圆结构还包括所述半导体衬底中设置的至少一个辅助凹槽；
以及，所述至少一个辅助凹槽设置在所述高不良率发生区域以外的所述半导体衬底中。
可选地，所述至少一个辅助凹槽包括：用于辅助所述多个管芯切割开来的凹槽。
可选地，所述至少一个辅助凹槽包括：
用于平衡功能凹槽释放应力的凹槽，和/或，用于存储所述多个管芯制作过程中所需其他物质的凹槽；
其中，所述功能凹槽为位于所述第一功能层下方以形成麦克风声腔的凹槽。
可选地，所述半导体衬底还包括因治具原因而易发生贯穿性损伤的区域；
所述第一功能层和所述第二功能层远离所述易发生贯穿性损伤的区域而设置。
根据本发明的第二方面，提供一种晶圆加工方法，包括：
在半导体衬底上表面形成多个第一功能层和多个第二功能层，所述多个第一功能层由划片道隔开，所述多个第二功能层位于所述划片道中且所述多个第二功能层的至少一个位于所述划片道内所述半导体衬底的高不良率发生区域上表面；
沿着所述划片道进行芯片的切割以切割出独立的多个管芯，所述多个管芯分别包括所述半导体衬底的一部分和所述多个第一功能层中的相应一个功能层，所述多个第二功能层用于提供所述多个管芯中相邻管芯之间的机械和/或电连接。
可选地，在半导体衬底上表面形成多个第一功能层和多个第二功能层，包括：
基于所述高不良率发生区域的位置制作掩膜版图；
借助于所述掩膜版图对所述半导体衬底上表面层叠的各绝缘膜和功能膜进行接触式光刻，以形成多个所述第一功能层和多个所述第二功能层。
可选地，基于所述高不良率发生区域的位置制作掩膜版图，包括：根据所述高不良率发生区域的位置制作单张接触式光罩，或者，制作多张相同或不同的接触式光罩；
借助于所述掩膜版图对所述半导体衬底上表面层叠的各绝缘膜和功能膜进行接触式光刻，包括：形成多个第一功能层后，在相邻两个所述第一功能层之间的划片道中，通过制作的所述接触式光罩定义连接图形以形成多个第二功能层；
其中，所述多个第二功能层的至少一个位于所述划片道内所述高不良率发生区域上表面。
可选地，沿着所述划片道进行芯片的切割以切割出独立的多个管芯，包括：
在所述半导体衬底的下表面附着胶膜；
在所述半导体衬底的上表面，沿着所述划片道采用预设划片参数执行激光切割，以在所述半导体衬底中形成改质层，其中，所述预设划片参数为根据所述划片道内不同位置的切割深度而预先确定的参数；
扩展胶膜，使得相邻的管芯彼此分离。
可选地，所述预设划片参数包括：
执行所述激光切割中所使用的激光功率，所述激光功率和切割深度正相关；
和/或，执行所述激光切割中激光的移动速度，所述移动速度和切割深度负相关。
本发明提供的晶圆结构及晶圆加工方法，通过将第二功能层设置在半导体衬底的高不良率发生区域上表面，从而合理利用第二功能层的位置加强了高不良率发生区域的划片道结构，提高了晶圆量产中制程的良率，降低了整片晶圆裂纹的发生率；同时，由于仅改变了划片道内第二功能层的分布图形，管芯主要功能区域内的第一功能层没有变动，因此不影响管芯封装后成品的功能可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1a和图1b分别示出现有技术的晶圆结构的立体示意图和截面图；
图2a示出微机械生产中用于半导体衬底的一种晶圆结构；
图2b示出微机械生产中用于半导体衬底的另一种晶圆结构；
图3a示出根据本发明第一实施例的晶圆结构的立体示意图；
图3b示出根据本发明图3a的晶圆结构沿A-A’线的截面图；
图4a示出根据本发明第一实施例的一种可选晶圆结构的立体示意图；
图4b示出根据本发明图4a的晶圆结构沿B-B’线的截面图；
图5a示出根据本发明第一实施例的另一种可选晶圆结构的立体示意图；
图5b示出根据本发明图5a的晶圆结构沿C-C’线的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。
应当理解，在描述某个结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将该结构翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。
在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。在本申请中，术语“晶圆结构”表示采用晶圆形成且包括半导体衬底和功能层的半导体结构，其中，晶圆主要用于提供半导体器件的衬底。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和图1b分别示出现有技术的晶圆结构的立体示意图和截面图。在图1a中的A-A'线示出图1b所示截面图的截取位置。
如图1a和图1b所示，晶圆结构100包括半导体衬底110、位于半导体衬底110上表面的多个第一功能层130、140以及多个第二功能层150，位于半导体衬底110下表面的胶膜120。该晶圆结构100提供由划片道隔开的两个管芯D1和D2，其中，管芯D1包括半导体衬底110的一部分以及该部分上表面的第一功能层130，管芯D2包括半导体衬底110的另一部分以及该部分上表面的第一功能层140。第二功能层150用于提供管芯D1和D2之间的多个互连。
典型地，功能层可以由多个绝缘膜和多个金属膜堆叠而成。根据管芯D1和D2的类型不同，所述多个功能层130、140和150的结构不同。例如，管芯D1和D2可以是微机电系统(MEMS)芯片，例如MEMS麦克风或称硅麦克风，则功能层用于形成MEMS结构，其中，其中，绝缘膜形成MEMS麦克风的牺牲层，金属膜形成MEMS麦克风的背电极和振膜，并且功能层形成后还会形成声腔160，声腔160是位于第一功能层130或140下方的功能凹槽。
在管芯D1和D2为MEMS麦克风的情况下，每个管芯对应于一个MEMS麦克风。第二功能层150用于提供管芯D1和D2之间用于晶圆测试时的电连接。在晶圆测试中，划片道中的第二功能层150可以提供多个管芯的连接，实现多个管芯的串联或并联测试。在晶圆测试完成之后，进行激光切割，将管芯D1和D2分离，分别封装成单独的产品。
然而，对于微机械晶圆的加工来说，材料的去除比例比较大。微机械晶圆去除材料过多常常使得应力释放导致晶圆翘曲乃至出现边缘破裂的不良现象。微机械晶圆在批量生产中出现的各种不良现象直接影响到晶圆的量产良率。故需要对晶圆结构进行改进，解决上述问题。
发明人经过对大量不良样本的观察，发现：当前在微机械生产中常见用于半导体衬底110的六寸/八寸晶圆，与一般集成电路晶圆外观相同，并非正圆形，而是按N/P掺杂和晶格朝向存在如图2a所示的平边或图2b所示的缺口，并且图2a所示平边内侧的第一区域111和图2b所示缺口内侧的第二区域112发生裂纹等不良现象的概率高于其他区域；此外，生产过程中晶圆因传送而需要被吸取或夹持的受力区域(亦称第三区域)也会以较高概率发生裂纹或翘曲等不良现象。发明人进一步观察还发现：晶圆结构由存在功能层的功能区域和没有制作功能层的划片道区域组成，功能区域由于存在功能层故较为强壮，第一区域111、第二区域112和第三区域之类的高不良率发生区域常在位于没有制作功能层的划片道内时发生裂纹或翘曲等不良现象。基于此，本发明第一实施例提供了一种相对于图现有晶圆结构的改进后的晶圆结构。
图1a中示出了现有晶圆结构100存在作为高不良率发生区域的第一区域111，图3a和图3b所示为对图1a和图1b所示的晶圆结构进行改进后得到的晶圆结构200，其中，图3a示出改进后晶圆结构200的立体示意图，图3b示出改进后晶圆结构200沿A-A’线的截面图。参照图3a和图3b，改进后晶圆结构200相对于上述现有晶圆结构100的改进点在于：多个第二功能层150的至少一个位于所述划片道内的高不良率发生区域上表面。
具体地，划片道中会存在多个第二功能层150，但通常情况下划片道内的半导体衬底110只有一小部分属于高不良率发生区域，因而，相对于现有的晶圆结构来说，可以只改变个别第二功能层150的位置以使划片道内的高不良率发生区域上表面设置有第二功能层150。
对于半导体衬底110中上表面设置有第一功能层130、140的区域，可能也包括高不良率发生区域，但由于第一功能层130、140的存在会较为强壮，因而相对于上述现有晶圆结构来说可以不作任何改进。
需要说明的是，上述高不良率发生区域是指在晶圆结构的量产中半导体衬底110上翘曲、裂纹等不良现象的发生率大于预设阈值的区域，这类区域在晶圆结构刚形成时为完好的区域，但受环境因素影响或接受外力后具有发生变形乃至破损的可能，具体包括但不限于以上所述的第一区域111、第二区域112和第三区域。
本发明实施例中，通过第二功能层150位置的合理设置加强了高不良率发生区域上表面的划片道结构，提高了晶圆量产中制程的良率，降低了整片晶圆裂纹或翘曲等不良现象的发生率；同时，由于仅改变了划片道内第二功能层150的分布位置，管芯主要功能区域内的第一功能层130和140都没有变动，因此不影响管芯封装后成品的功能可靠性。
进一步，上述半导体衬底110还包括因治具原因而易发生贯穿性损伤的区域，所述第一功能层130、140和所述第二功能层150远离所述易发生贯穿性损伤的区域而设置。其中，所述易发生贯穿性损伤的区域，即，晶圆结构形成过程中作为半导体衬底110的晶圆常常被治具贯穿而损伤的区域，这类区域在晶圆结构刚形成时已经存在，属于晶圆结构形成后半导体衬底110中的绝对性损伤区域，功能层远离这类区域设置则使得晶圆结构的功能可靠性得到保证。
应当理解的是，虽然图1a和图1b、图3a和图3b乃至后续的图4a、图4b和图5a、图5b中示意性地只给出了包括两个管芯的晶圆结构，但本发明实施例的晶圆结构包括两个或两个以上的管芯，管芯的数量因需求而定。并且，晶圆上的多个管芯结构可以相同，因此下文描述中会仅以一个管芯的详细结构为例进行说明。
图4a示出一种可选晶圆结构的立体示意图，图4b示出该晶圆结构沿B-B’线的截面图。
参照图4a和图4b，晶圆结构300同样包括半导体衬底310以及在半导体衬底310表面上形成的第一功能层330、第一功能层340和第二功能层(图中未示出)，第一功能层330包括依次在半导体衬底310上形成的振膜331、牺牲层332和背电极333，用于形成MEMS麦克风的结构。牺牲层332用于分隔振膜331和背电极333。优选地，作为MEMS麦克风的示例，在牺牲层332和背电极333中形成到达振膜331的开口334。经由开口334，进一步形成与振膜331电连接的电极335，在背电极333的表面上也形成电极335。优选地，在其他实施例中，还可以在半导体衬底310的表面上设置另一层牺牲层，该牺牲层位于半导体衬底310和振膜331之间，且可以延伸至划片道中，作为第二功能层的一部分。
上述半导体衬底310存在高不良率发生区域311，高不良率发生区域311上表面设置有图中未示出的第二功能层，这样利用第二功能层增强高不良率发生区域311的结构结实程度。晶圆结构300还包括位于第一功能层330和第一功能层340下方的多个功能凹槽360；以及所述半导体衬底310中位于每个功能凹槽360周围的至少一个辅助凹槽370，半导体衬底310具有相对的上表面和下表面，第一功能层330和第一功能层340位于上表面，功能凹槽360和辅助凹槽370从半导体衬底310的下表面开口，且向上表面延伸。
本实施例中，所述功能凹槽360为半导体衬底310中形成的从下表面到达振膜331的声腔，所述至少一个辅助凹槽370用于平衡功能凹槽360释放的应力和/或存储管芯制作过程中需要的其他物质。所述至少一个辅助凹槽370设置在高不良率发生区域311以外的所述半导体衬底310中，以避免进一步削减高不良率发生区域的结实程度。进一步，所述至少一个辅助凹槽370可以如图4a和图4b所示设置在第一功能层330和第一功能层340下方的高不良率发生区域以外的半导体衬底310中，这样还可借助第一功能层330和第一功能层340加强了辅助凹槽370周围的结构。
图5a示出另一种可选晶圆结构的立体示意图，图5b示出该晶圆结构沿C-C’线的截面图。
参照图5a和图5b，晶圆结构400同样包括：半导体衬底410，位于半导体衬底410上表面的第一功能层450、第一功能层460以及第二功能层480，位于半导体衬底410下表面的胶膜420。该晶圆结构400提供由划片道隔开的两个管芯D1和D2，其中，管芯D1包括半导体衬底410的一部分以及第一功能层450，管芯D2包括半导体衬底410的另一部分以及第一功能层460。在晶圆测试中，划片道中的第二功能层480用于提供多个管芯的连接，实现多个管芯的串联或并联测试。在晶圆测试完成之后进行激光切割则将管芯D1和D2分离，分别封装成单独的产品。
晶圆结构400还包括多个划片标记490，所述多个划片标记490是在半导体衬底410的上表面开口的功能凹槽或如图5a和图5b所示的下表面开口的功能凹槽，且位于第二功能层480的下方，并且延伸方向与激光移动路径一直。激光切割时，在晶圆结构400的上面将激光L1聚焦于半导体衬底410内部形成改质层以形成初始裂纹，激光L1沿着划片道移动，由于划片道中存在第二功能层480，激光L1难以到达第二功能层480的下方，从而沿着划片道形成非连续的初始裂纹。上述划片标记490和初始裂纹相结合提供了裂纹扩展的连续路径，从而便于多个管芯之间受切割而彼此分离。
本实施例中，划片标记490设置在高不良率发生区域以外的半导体衬底410中，即，若某一个第二功能层480设置在如图5b所示的高不良率发生区域411的上表面，则如图5a所示该第二功能层480的下方不再设置划片标记490，这样使得高不良率发生区域的结构强壮程度不会受到进一步削弱。由于高不良率发生区域自身易出现裂纹，因而划片标记490的缺失也不会对该第二功能层480处的切割造成太大的不利影响。
需要注意的是，只有在第二功能层480设置在高不良率发生区域上表面的情况下，该第二功能层480的对应划片标记490方可缺失。由于半导体衬底410往往只有一小部分属于高不良率发生区域，因而最终只有个别第二功能层480的下方缺失了划片标记490。
相应于第一实施例所提供的晶圆结构，本发明第二实施例还提供了一种晶圆加工方法。该晶圆加工方法包括：在半导体衬底上表面形成多个第一功能层和多个第二功能层，多个第一功能层由划片道隔开，多个第二功能层位于划片道中且多个第二功能层的至少一个位于划片道内半导体衬底的高不良率发生区域上表面；沿着划片道进行芯片的切割以切割出独立的多个管芯，多个管芯分别包括半导体衬底的一部分和多个第一功能层中的相应一个功能层，多个第二功能层用于提供多个管芯中相邻管芯之间的机械和/或电连接。该晶圆加工方法合理利用第二功能层的位置加强了高不良率发生区域的划片道结构，提高了晶圆量产中制程的良率，降低了整片晶圆裂纹的发生率；同时，由于仅改变了划片道内第二功能层的分布图形，管芯主要功能区域内的第一功能层没有变动，因此不影响管芯封装后成品的功能可靠性。
在一个可选的实施方式中，在半导体衬底上表面形成多个第一功能层和多个第二功能层，包括：基于高不良率发生区域的位置制作掩膜版图；借助于掩膜版图对半导体衬底上表面层叠的各绝缘膜和功能膜进行接触式光刻，以形成多个第一功能层和多个第二功能层。这样在半导体衬底上的第一功能层和第二功能层因高不良率发生区域而位置变化的情况下，只需修订掩膜版图即可。无论是晶圆边缘存在高不良率发生区域，还是晶圆中央存在高不良率发生区域，上述接触式光刻掩膜版图的修订都可以实现多个第一功能层和多个第二功能层的重新布置。需要注意的是，在晶圆中央存在高不良率发生区域的情况下，相对于现有的晶圆结构则较大概率地需要改变第一功能层在半导体衬底上表面的分布位置，即需要将晶圆中央设置为无效芯片，在保证制程可行性的前提下提高晶圆整片产出良率。此外，相较于基于掩膜版图的步进式光刻，上述基于掩膜版图的接触式光刻在晶圆加工效率方面占有优势。
在另一个可选的实施方式中，基于高不良率发生区域的位置制作掩膜版图，包括：根据高不良率发生区域的位置制作单张接触式光罩，或者，制作多张相同或不同的接触式光罩，借助于掩膜版图对半导体衬底上表面层叠的各绝缘膜和功能膜进行接触式光刻，包括：形成多个第一功能层后，在相邻两个第一功能层之间的划片道中，通过制作的接触式光罩定义连接图形以形成多个第二功能层，使得多个第二功能层的至少一个位于划片道内高不良率发生区域上表面。
应当理解的是，不同位置处划片道内连接图形可以采用不同的图形，只要都能够起到第二功能层所具备的连接相邻第一功能层的作用即可。通过制作的接触式光罩定义连接图形，可以是接触式光罩遮盖的地方不被光刻，从而形成两个第一功能层之间的连接图形，即形成了第二功能层。
需要说明的是，接触式光罩的数目根据高不良率发生区域在半导体衬底中的位置确定，其中，若有两个相邻第一功能层之间的划片道和另两个相邻第一功能层之间的划片道内存在不同形状的高不良率发生区域，则接触式光罩的数目通常需要对应的两个且这两个接触式光罩需要采用不同的图形，以便覆盖对应划片道内高不良率发生区域。
本发明实施例中，虽然一晶圆上每个管芯的主要功能区域(即第一功能层)都是相同的，但基于一晶圆上划片道中连接图形(即第二功能层)可以在管芯的不同方位上或者说可以位于晶圆的多个不同指定区域这一事实，通过采用接触式光罩使得晶圆上不同位置处划片道的连接图形能够被自由地定义，这意味着能够根据产品的可制造性和良率需求来任意指定划片道中的图形，从而利于提高产品的可制造性和良率。
在另一个可选的实施方式中，沿着划片道进行芯片的切割以切割出独立的多个管芯，包括：在半导体衬底的下表面附着胶膜；在半导体衬底的上表面，沿着划片道采用预设划片参数执行激光切割，以在半导体衬底中形成改质层；扩展胶膜，使得相邻的管芯彼此分离。其中，预设划片参数为根据划片道内不同位置的切割深度而预先确定的参数，具体地，若划片道内不同位置的切割深度不同，则相应地划片参数也不同，这样有利于保证激光在沿划片道移动的过程中形成连续的改质层，从而使得多个管芯之间受切割而完整分离。上述预设划片参数包括：执行激光切割中所使用的激光功率，和/或，执行激光切割中激光的移动速度，其中，激光功率和切割深度正相关，移动速度和切割深度负相关，即，若切割深度较大则增加激光功率且减小激光的移动速度，若切割深度较小则减小激光功率且增加激光的移动速度，从而使得激光的对管芯的切割准确地达到切割深度。
上述实施例的晶圆结构及晶圆加工方法仅为本发明较佳的实施例，但本发明的晶圆结构不限于此。
在以上的描述中，对公知的结构要素和步骤并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来实现相应的结构要素和步骤。另外，为了形成相同的结构要素，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (11)
1.一种晶圆结构，其特征在于，用于形成多个管芯，所述晶圆结构包括：
半导体衬底；
位于所述半导体衬底上表面的多个第一功能层和多个第二功能层，所述多个第一功能层由划片道隔开，所述多个第二功能层位于所述划片道中且所述多个第二功能层的至少一个位于所述划片道内所述半导体衬底的高不良率发生区域上表面；
其中，所述多个管芯分别包括所述半导体衬底的一部分和所述多个第一功能层中的相应一个功能层，所述多个第二功能层用于提供所述多个管芯中相邻管芯之间的机械和/或电连接。
2.根据权利要求1所述的晶圆结构，其特征在于，所述高不良率发生区域至少包括第一区域、第二区域、第三区域中的一种，其中，
所述第一区域，为所述半导体衬底按N/P掺杂和晶格朝向而存在的平边内侧区域；
所述第二区域，为所述半导体衬底按N/P掺杂和晶格朝向而存在的缺口内侧区域；
所述第三区域，为所述半导体衬底在传送过程中的受力区域。
3.根据权利要求2所述的晶圆结构，其特征在于，
所述晶圆结构还包括所述半导体衬底中设置的至少一个辅助凹槽；
以及，所述至少一个辅助凹槽设置在所述高不良率发生区域以外的所述半导体衬底中。
4.根据权利要求3所述的晶圆结构，其特征在于，所述至少一个辅助凹槽包括：用于辅助所述多个管芯切割开来的凹槽。
5.根据权利要求3所述的晶圆结构，其特征在于，所述至少一个辅助凹槽包括：
用于平衡功能凹槽释放应力的凹槽，和/或，用于存储所述多个管芯制作过程中所需其他物质的凹槽；
其中，所述功能凹槽为位于所述第一功能层下方以形成麦克风声腔的凹槽。
6.根据权利要求1所述的晶圆结构，其特征在于，
所述半导体衬底还包括因治具原因而易发生贯穿性损伤的区域；
所述第一功能层和所述第二功能层远离所述易发生贯穿性损伤的区域而设置。
7.一种晶圆加工方法，其特征在于，包括：
在半导体衬底上表面形成多个第一功能层和多个第二功能层，所述多个第一功能层由划片道隔开，所述多个第二功能层位于所述划片道中且所述多个第二功能层的至少一个位于所述划片道内所述半导体衬底的高不良率发生区域上表面；
沿着所述划片道进行芯片的切割以切割出独立的多个管芯，所述多个管芯分别包括所述半导体衬底的一部分和所述多个第一功能层中的相应一个功能层，所述多个第二功能层用于提供所述多个管芯中相邻管芯之间的机械和/或电连接。
8.根据权利要求7所述的晶圆加工方法，其特征在于，在半导体衬底上表面形成多个第一功能层和多个第二功能层，包括：
基于所述高不良率发生区域的位置制作掩膜版图；
借助于所述掩膜版图对所述半导体衬底上表面层叠的各绝缘膜和功能膜进行接触式光刻，以形成多个所述第一功能层和多个所述第二功能层。
9.根据权利要求8所述的晶圆加工方法，其特征在于，
基于所述高不良率发生区域的位置制作掩膜版图，包括：根据所述高不良率发生区域的位置制作单张接触式光罩，或者，制作多张相同或不同的接触式光罩；
借助于所述掩膜版图对所述半导体衬底上表面层叠的各绝缘膜和功能膜进行接触式光刻，包括：形成多个第一功能层后，在相邻两个所述第一功能层之间的划片道中，通过制作的所述接触式光罩定义连接图形以形成多个第二功能层；
其中，所述多个第二功能层的至少一个位于所述划片道内所述高不良率发生区域上表面。
10.根据权利要求7所述的晶圆加工方法，其特征在于，沿着所述划片道进行芯片的切割以切割出独立的多个管芯，包括：
在所述半导体衬底的下表面附着胶膜；
在所述半导体衬底的上表面，沿着所述划片道采用预设划片参数执行激光切割，以在所述半导体衬底中形成改质层，其中，所述预设划片参数为根据所述划片道内不同位置的切割深度而预先确定的参数；
扩展胶膜，使得相邻的管芯彼此分离。
11.根据权利要求10所述的晶圆加工方法，其特征在于，所述预设划片参数包括：
执行所述激光切割中所使用的激光功率，所述激光功率和切割深度正相关；
和/或，执行所述激光切割中激光的移动速度，所述移动速度和切割深度负相关。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN205050806U (zh) * | 2015-10-21 | 2016-02-24 | 北京卓锐微技术有限公司 | 晶圆结构 |
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| CN107686092A (zh) * | 2016-08-04 | 2018-02-13 | 北京卓锐微技术有限公司 | 晶圆结构及晶圆加工方法 |
| CN109052307A (zh) * | 2018-07-09 | 2018-12-21 | 武汉耐普登科技有限公司 | 晶圆结构及晶圆加工方法 |
| CN110959294A (zh) * | 2017-07-10 | 2020-04-03 | Tdk株式会社 | 具有粒子过滤器的mems器件以及制造的方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9346671B2 (en) * | 2014-02-04 | 2016-05-24 | Freescale Semiconductor, Inc. | Shielding MEMS structures during wafer dicing |
| US9831193B1 (en) * | 2016-05-31 | 2017-11-28 | Texas Instruments Incorporated | Methods and apparatus for scribe street probe pads with reduced die chipping during wafer dicing |
-
2020
- 2020-07-21 CN CN202010702325.XA patent/CN112010257B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106467289A (zh) * | 2015-08-20 | 2017-03-01 | 北京卓锐微技术有限公司 | 晶圆结构及晶圆加工方法 |
| CN205050806U (zh) * | 2015-10-21 | 2016-02-24 | 北京卓锐微技术有限公司 | 晶圆结构 |
| CN107686092A (zh) * | 2016-08-04 | 2018-02-13 | 北京卓锐微技术有限公司 | 晶圆结构及晶圆加工方法 |
| CN110959294A (zh) * | 2017-07-10 | 2020-04-03 | Tdk株式会社 | 具有粒子过滤器的mems器件以及制造的方法 |
| CN109052307A (zh) * | 2018-07-09 | 2018-12-21 | 武汉耐普登科技有限公司 | 晶圆结构及晶圆加工方法 |
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