CN114527829B - 时钟门控电路、芯片和电子设备 - Google Patents

Abstract

本申请公开了一种时钟门控电路、芯片和电子设备，其中，时钟门控电路包括：多个时钟门控器，其接收多个第一工作时钟信号，基于对所述多个第一工作时钟信号的时钟门控处理获取多个第二工作时钟信号，并在多个门控使能信号的影响下，将所述多个第二工作时钟信号提供到多个目标负载；时钟管理器，分别接收来自所述多个目标负载的多个状态信号，并基于所述多个状态信号向所述多个时钟门控器提供所述多个门控使能信号。本申请可以提升电子设备的工作稳定性。

Description

时钟门控电路、芯片和电子设备

技术领域

本申请属于电子设备技术领域，尤其涉及一种时钟门控电路、芯片和电子设备。

背景技术

随着技术的发展，电子设备越来越多的走进人们的生活。然而，电子设备在使用过程中，当电子设备的内部部件进行状态切换时，可能会导致供电系统无法及时满足供电需求，造成供电电压出现短时下降的现象，尤其是多个内部部件在短时间内同时进行状态切换时，会对供电系统造成更大的压力，从而影响电子设备的工作稳定性。

发明内容

本申请实施例提供一种时钟门控电路、芯片和电子设备，可以提升电子设备的工作稳定性。

第一方面，本申请实施例提供一种时钟门控电路，包括：

多个时钟门控器，其接收多个第一工作时钟信号，基于对所述多个第一工作时钟信号的时钟门控处理获取多个第二工作时钟信号，并在多个门控使能信号的影响下，将所述多个第二工作时钟信号提供到多个目标负载；

时钟管理器，分别接收来自所述多个目标负载的多个状态信号，并基于所述多个状态信号向所述多个时钟门控器提供所述多个门控使能信号。

第二方面，本申请实施例提供了一种芯片，包括时钟门控电路，所述时钟门控电路为本申请实施例提供的所述时钟门控电路。

第三方面，本申请实施例提供了一种电子设备，包括供电芯片和片上系统芯片，所述供电芯片与所述片上系统芯片连接，所述片上系统芯片为本申请实施例提供的所述芯片。

本申请实施例中，通过设置多个时钟门控器和时钟管理器，多个时钟门控器接收多个第一工作时钟信号，基于对多个第一工作时钟信号的时钟门控处理获取多个第二工作时钟信号，并在多个门控使能信号的影响下，将多个第二工作时钟信号提供到多个目标负载；时钟管理器分别接收来自所述多个目标负载的多个状态信号，并基于多个状态信号向多个时钟门控器提供多个门控使能信号；通过控制门控使能信号处于使能状态，可以使时钟门控器切断提供给目标负载的第二工作时钟信号，这样可以防止出现目标负载的瞬态电压降叠加的问题。因此本申请实施例可以提升电子设备的工作稳定性。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中多核CPU的供电结构示意图。

图2为相关技术中多核CPU瞬态电压降发生时的第一场景示意图。

图3为相关技术中多核CPU瞬态电压降发生时的第二场景示意图。

图4为相关技术中多核CPU的典型时钟电路的结构示意图。

图5为本申请实施例提供的时钟电路的结构示意图。

图6为本申请实施例提供的时钟管理器的结构示意图。

图7为本申请实施例提供的时钟门控电路内部各信号的时序示意图。

图8为本申请实施例提供的与图7中的时钟门控电路内部信号对应的CPU电压变化趋势示意图。

图9是本申请实施例提供的芯片的结构示意图。

图10是本申请实施例提供的电子设备的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

随着技术的发展，电子设备越来越多的走进人们的生活。然而，电子设备在使用过程中，当电子设备的内部部件进行状态切换时，比如，片上系统(System On Chip，SOC)上的中央处理器(Central Processing Unit，CPU)在短时间内从空闲状态切换至高速重负载的工作状态(即重负载工作状态)，在此过程中由于所需电流激增，可能会导致供电系统无法及时满足供电需求，而造成CPU供电电压出现短时下降的现象，即CPU瞬态电压降，从而影响电子设备的工作稳定性。尤其是多个内部部件在短时间内同时进行状态切换时，会对供电系统造成更大的压力，更加影响电子设备的工作稳定性。

目前的SOC芯片中，可能含有多个CPU核，即多核CPU，并且多个CPU核由相同的电源供电。比如，请参阅图1，图1为相关技术中多核CPU的供电结构示意图。图1作为其中一个示例给出了含有双核CPU的SOC芯片的供电结构，可以理解的是，图1中的方案也可以应用于多核CPU的情况。其中，SOC芯片上的两个CPU分别为CPU1和CPU2，且CPU1和CPU2由相同的电源进行供电。当CPU1或CPU2在短时间内从空闲状态切换至高速重负载的工作状态时，此过程中由于所需的电流激增，可能会导致供电系统无法及时满足供电需求，而造成CPU供电电压出现短时下降的现象，即CPU出现瞬态电压降。

然而，当双核CPU同时在短时间内从空闲状态切换至高速重负载的工作状态时，相比单核CPU，会对供电系统造成更大的压力。比如，CPU1和CPU2同时在短时间内从空闲状态切换至高速重负载的工作状态，则此时CPU1的瞬态电压降与CPU2的瞬态电压降会进行叠加，相比单核CPU的瞬态电压降更容易造成CPU运行异常。

可以理解的，当多核CPU(两个以上)同时在短时间内从空闲状态切换至高速重负载的工作状态时，多个CPU瞬态电压降会进行叠加，会进一步对供电系统造成更大的压力，更加造成CPU运行异常。

请参阅图2，图2为相关技术中多核CPU瞬态电压降发生时的第一场景示意图。在该第一场景中，以双核CPU为例，CPU1先由空闲状态切换至高速重负载的工作状态，功耗迅速增加，对供电系统造成冲击，导致第一次瞬态电压降。在一段响应时间后，供电系统逐渐恢复，CPU1的供电电压回到正常值附近。此后，CPU2再由空闲状态切换至高速重负载的工作状态，导致第二次瞬态电压降。由于两次瞬态电压降是依次出现的，相隔时间较远，因此两次瞬态电压降没有发生相互作用，未出现CPU瞬态电压降叠加的现象。

请参阅图3，图3为相关技术中多核CPU瞬态电压降发生时的第二场景示意图。在该第二场景中，以双核CPU为例，CPU1的状态切换时刻与CPU2的状态切换时刻比较接近。当CPU电压由于CPU1的状态切换而下降时，CPU2的状态切换使得CPU电压进一步下降，导致两次瞬态电压降叠加，使得CPU电压大幅下降。瞬态电压降叠加的场景，相比单核CPU的瞬态电压降更容易造成CPU运行异常。

相关技术中，关于缓解芯片电压降的技术方案，没有专门关注多核CPU瞬态电压降叠加的场景，对不同场景多采用类似的处理步骤，通常先对电压降进行测量，当发现电压降后再对电压进行调节。例如使用电源噪声峰值测量模块检测是否存在电压降，当检测到电压降后，再利用电源噪声峰值调节模块来缓解电压降。

相关技术并未针对多核CPU瞬态电压降叠加的场景进行特殊处理。由于多核CPU瞬态电压降叠加的场景，是多核CPU供电系统所面临的最为恶劣的场景之一，采用先测量电压降再调节电压的方式，难以快速响应多核CPU同时进行状态切换所造成的大幅瞬态电压降，严重影响电子设备的工作稳定性。

为了解决上述技术问题，本申请实施例提供了一种时钟门控电路，该时钟门控电路通过设置多个时钟门控器和时钟管理器，根据多核CPU的状态信号对多核CPU的工作时钟信号进行门控，当多个CPU在短时间内同时或者相继从低功耗状态(如空闲状态)切换到重负载工作状态时，时钟门控电路将暂时关闭一个或多个CPU的工作时钟，从而抑制多核CPU瞬态电压降的叠加，防止多核CPU同时进行状态切换所造成的大幅瞬态电压降，提升电子设备的工作稳定性。以下将分别进行详细说明。

请参阅图4，图4为相关技术中多核CPU的典型时钟电路的结构示意图。以双核CPU为例，CPU1和CPU2分别有独立的工作时钟，即CPU1有一个独立的工作时钟，CPU2有另一个独立的工作时钟，CPU通常拥有超过一个时钟源，每个时钟源提供不同频率的工作时钟。当CPU负载较重时，通常会使用时钟频率较高的时钟源，以提升CPU的工作速度。当CPU处于空闲状态时，对时钟频率没有特殊的要求，有可能使用时钟频率较高的时钟源，也有可能使用时钟频率较低的时钟源，可能受到进入空闲状态前的时钟频率、空闲状态的持续时长等因素影响。通过提供多个时钟源，可以为CPU提供多种工作时钟的选择，以便适用于不同的需求。

请参阅图5，图5为本申请实施例提供的时钟电路的结构示意图。图5在图4中的基础上增加了时钟门控电路100。该时钟门控电路100包括多个时钟门控器101和时钟管理器102；其中，多个时钟门控器101接收多个第一工作时钟信号，基于对多个第一工作时钟信号的时钟门控处理获取多个第二工作时钟信号，并在多个门控使能信号的影响下，将多个第二工作时钟信号提供到多个目标负载。时钟管理器102分别接收来自多个目标负载的多个状态信号，并基于多个状态信号向多个时钟门控器提供多个门控使能信号。

需要说明的是，目标负载可以是中央处理器或微处理器，本申请实施例以中央处理器为例进行说明，即以目标负载为CPU为例进行说明，如图5中的CPU。

时钟门控器101与CPU的数量是相同的，例如，当CPU的数量为两个时，则时钟门控器101的数量也是两个，当CPU的数量为四个时，则时钟门控器101的数量也是四个，当CPU的数量更多时，时钟门控器101的数量也随之增大。

图5中作为一个示例仅仅给出了两个时钟门控器101与两个CPU，可以理解的是，在实际应用中，时钟门控器与CPU的数量可以是多个，本申请实施例对时钟门控器与CPU的数量不做限制。

如图5所示，每个时钟门控器101的输出端分别与对应的CPU连接，时钟管理器102的多个输入端分别与对应的CPU连接，时钟管理器102的多个输出端分别与对应的时钟门控器101连接，即时钟管理器102的每个输入端分别连接一个CPU，时钟管理器102的每个输出端分别连接一个时钟门控器101。比如，图5中最上面一行中的时钟门控器101和CPU作为第一路，下面一行中的时钟门控器101和CPU作为第二路，第一路中的时钟门控器101的输出端与第一路中的CPU的输入端连接，时钟管理器102的一个输入端与第一路中的CPU的输出端连接，时钟管理器102的一个输出端与第一路中的时钟门控器101的门控使能端连接，第二路中的时钟门控器101的输出端与第二路中的CPU101的输入端连接，时钟管理器102的一个输入端与第二路中的CPU101的输出端连接，时钟管理器102的一个输出端与第二路中的时钟门控器101的门控使能端连接，当含有多个时钟门控器101和CPU101时，其它路的连接关系与此类似。

比如，每个时钟门控器101的输入端分别输入对应目标负载的第一工作时钟信号，对第一工作时钟信号进行时钟门控处理后，将得到的第二工作时钟信号提供给对应的目标负载。对于时钟门控处理而言，一般在多核多线程处理器中，多个功能部件可能不是同时工作的，对于无执行任务的功能部件就可以将其时钟关闭，即关闭空闲的功能部件，以防止无用的数据进入下一级逻辑，避免引用一连串不必要的逻辑翻转，由此可知，通过时钟门控处理，可以降低功耗。

时钟管理器102的多个输入端分别输入与其连接的目标负载的状态信号，根据目标负载的状态信号产生不同的门控使能信号，如根据目标负载的状态信号是否出现下降沿相应产生不同的门控使能信号。时钟管理器102分别向每个时钟门控器102输出门控使能信号，通过控制门控使能信号处于使能状态，以使对应的时钟门控器101切断提供给目标负载的第二工作时钟信号。例如，当第一路中的门控使能信号使能时，则第一路中的时钟门控器101切断提供给第一路中CPU的第二工作时钟信号。

具体而言，比如，以图5中的两个CPU为例，多个第一工作时钟信号(CPU的原始工作时钟信号)输入到时钟门控器101，第一路中的时钟门控器101对第一路中第一工作时钟信号进行时钟门控处理，将经过第一路中的时钟门控器101时钟门控处理后的第二工作时钟信号作为第一路中CPU的工作时钟信号。当输入到第一路中的时钟门控器101的门控使能信号有效时，提供给第一路中CPU的第二工作时钟信号将被第一路中的时钟门控器101切断，使得第一路中的CPU暂时停止工作，以防止第一路中CPU的瞬态电压降与其它CPU的瞬态电压降叠加。

需要说明的是，时钟管理器102接收第一路中CPU和第二路中CPU的状态信号，对接收的第一路中CPU和第二路中CPU的状态信号经过时钟门控处理后，输出门控使能信号给第一路中的时钟门控器101。同样地，第二路中CPU的第一工作时钟信号也会经过第二路中的时钟门控器101，整个处理流程与第一路中CPU的时钟处理流程是相同的。

可以理解的是，当有多个CPU时，其它CPU的时钟处理流程与第一路中CPU的时钟处理流程也是相同的。

由此可知，本申请实施例中，通过设置多个时钟门控器101和时钟管理器102，多个时钟门控器101接收多个第一工作时钟信号，基于对多个第一工作时钟信号的时钟门控处理获取多个第二工作时钟信号，并在多个门控使能信号的影响下，将多个第二工作时钟信号提供到多个目标负载；时钟管理器分别接收来自所述多个目标负载的多个状态信号，并基于多个状态信号向多个时钟门控器提供多个门控使能信号；通过控制门控使能信号处于使能状态，以使时钟门控器101切断提供给目标负载的第二工作时钟信号，这样可以防止出现目标负载的瞬态电压降叠加的问题。因此本申请实施例可以提升电子设备的工作稳定性。

请参阅图6，图6为本申请实施例提供的时钟管理器的结构示意图。该时钟管理器102可以包括多个下降沿检测模块201、最近下降沿记录器202、多个倒计时器203和多个与门204。多个下降沿检测模块201接收来自多个目标负载的多个状态信号，并在检测到多个状态信号出现下降沿时，输出多个控制信号给多个倒计时器203，同时输出多个检测结果给最近下降沿记录器202。

最近下降沿记录器202接收多个检测结果，根据多个检测结果记录最近发生状态信号下降沿的目标负载，并将记录结果提供给多个与门204。

多个倒计时器203接收多个控制信号，响应于多个控制信号进入倒计时模式，并将当前状态提供给多个与门204。

多个与门204接收来自最近下降沿记录器202的记录结果以及来自多个倒计时器203的当前状态，并基于记录结果以及多个倒计时器203的当前状态向多个时钟门控器101提供多个门控使能信号。

具体而言，每个下降沿检测模块201的输入端分别输入对应目标负载101的状态信号，当目标下降沿检测模块201检测到目标负载101的状态信号出现下降沿后，输出控制信号给对应的倒计时器203，以控制对应的倒计时器203进入倒计时模式，同时输出检测结果给最近下降沿记录器202，最近下降沿记录器202记录最近发生状态信号下降沿的目标负载，最近下降沿记录器202的多个输出端分别与对应的与门204连接，每个倒计时器203的多个输出端均与对应的与门204连接，每个与门204的输出端输出对应的门控使能信号。

比如，在一种实施方式中，目标负载的状态信号可以为低功耗状态信号。该低功耗状态信号用于指示目标负载是否处于低功耗状态。当低功耗状态信号为高电平时，则确定目标负载处于低功耗状态。在低功耗状态下，大部分模块处于空闲状态。

比如，在一种实施方式中，低功耗状态信号至少包括等待中断(Wait ForInterrupt，WFI)信号、等待事件(Wait For Event，WFE)信号、睡眠状态信号或空闲状态信号等。则低功耗状态至少包括等待中断状态、等待事件状态、睡眠状态或空闲状态等。

比如，以目标负载为CPU，状态信号为WFI信号为例，如图6，将最上面一行中的CPU、下降沿检测模块201、倒计时器203和与门204作为第一路，将下面一行中的CPU、下降沿检测模块201、倒计时器203和与门204作为第二路。输入到时钟管理器102中的CPU的状态信号为第一路中CPU和第二路中CPU的WFI信号。等待中断状态是CPU中较为常见的一种低功耗状态，CPU在等待中断状态下，大部分模块处于空闲状态，WFI信号用于指示CPU是否处于等待中断状态，当该WFI信号为高电平时，表示CPU处于等待中断状态。

如果WFI信号从高电平变为低电平，此时WFI信号出现下降沿，说明CPU退出了低功耗的WFI状态，可能会切换到重负载工作状态。第一路中CPU的WFI信号首先经过第一路中的下降沿检测模块201，当该第一路中的下降沿检测模块201检测到下降沿后，第一路中的倒计时器203响应于进行倒计时。

同样地，第二路中的CPU101的WFI信号经过第二路中的下降沿检测模块201，当该第二路中的下降沿检测模块201检测到下降沿后，产生控制信号给第二路中的倒计时器203，第二路中的倒计时器203响应于控制信号进入倒计时模式。同时，两个下降沿检测模块201还会将检测结果提供给最近下降沿记录器202。该最近下降沿记录器202记录最近发生的WFI信号下降沿来自第一路中的CPU还是第二路中的CPU。

在该实施方式中，若第一路中的门控使能信号变为有效，则需要以下3个条件同时为真：第一路中的倒计时器203正在倒计时模式；第二路中的倒计时器203正在倒计时模式；最近状态信号下降沿来自第一路中的CPU。即当该3个条件同时满足时，第一路中的门控使能信号才会有效。图6中第一路中的与门204可以判断上述3个条件是否同时为真。

同理，若第二路中的门控使能信号变为有效，则需要以下3个条件同时为真：第一路中的倒计时器203正在倒计时模式；第二路中的倒计时器203正在倒计时模式；最近状态信号下降沿来自第二路中的CPU。即将该3个条件同时满足时，第二路中的门控使能信号才会有效。当然，该方式也适用于多个CPU的情况。

可以理解的是，当有多个目标负载时，多个与门204输入的信号中至少有两个倒计时器203正在处于倒计时模式，且最近发生状态信号下降沿的目标负载为与正在处于倒计时模式的倒计时器203对应的目标负载时，多个与门204提供的多个门控使能信号处于使能状态。比如，以多个CPU为例，多个与门204输入的信号中至少有两个倒计时器203正在处于倒计时模式，且最近发生状态信号下降沿的CPU为与正在处于倒计时模式的倒计时器203对应的CPU时，多个与门204提供的多个门控使能信号处于使能状态。

比如，在一种实施方式中，以目标负载为CPU，状态信号为WFE信号为例。输入时钟管理器102的CPU的状态信号为第一路中CPU和第二路中CPU的WFE信号。WFE信号用于指示CPU是否处于等待事件状态，当该WFE信号为高电平时，表示CPU处于等待事件状态。

如果WFE信号从高电平变为低电平，此时WFE信号出现下降沿，说明CPU退出了低功耗的WFE状态，可能会切换到重负载工作状态。第一路中CPU的WFE信号首先经过第一路中的下降沿检测模块201，当该第一路中的下降沿检测模块201检测到下降沿后，输出控制信号给第一路中的倒计时器203，第一路中的倒计时器203响应于该控制信号进入倒计时模式。

同样地，第二路中CPU的WFE信号经过第二路中的下降沿检测模块201，当该第二路中的下降沿检测模块201检测到下降沿后，输出控制信号给第二路中的倒计时器203，第二路中的倒计时器203响应于该控制信号进入倒计时模式。同时，两个下降沿检测模块201的输出还会提供检测结果给最近下降沿记录器202。该最近下降沿记录器202记录最近发生的WFE信号下降沿来自第一路中的CPU还是第二路中的CPU。

在该实施方式中，若第一路中的门控使能信号变为有效，则需要以下3个条件同时为真：第一路中的倒计时器203正在倒计时模式；第二路中的倒计时器203正在倒计时模式；最近状态信号下降沿来自第一路中的CPU1。即将该3个条件同时满足时，第一路中的门控使能信号才会有效。第一路中的与门204用于判断上述3个条件是否同时为真。同理，若第二路中的门控使能信号变为有效，则需要以下3个条件同时为真：第一路中的倒计时器203正在倒计时模式；第二路中的倒计时器203正在倒计时模式；最近状态信号下降沿来自第二路中的CPU。当然，该方式也适用于多个CPU的情况。

比如，在一种实施方式中，以目标负载为CPU，状态信号为睡眠状态信号为例。输入到时钟管理器102中的CPU的状态信号为第一路中CPU和第二路中CPU的睡眠状态信号。睡眠状态信号用于指示CPU是否处于睡眠状态，当该睡眠状态信号为高电平时，表示CPU处于睡眠状态。

如果睡眠状态信号从高电平变为低电平，此时睡眠状态信号出现下降沿，说明CPU退出了低功耗的睡眠状态，可能会切换到重负载工作状态。第一路中的CPU的睡眠状态信号首先经过第一路中的下降沿检测模块201，当该第一路中的下降沿检测模块201检测到下降沿后，输出控制信号给第一路中的倒计时器203，第一路中的倒计时器203响应于该控制信号进入倒计时模式。

同样地，第二路中的CPU的睡眠状态信号经过第二路中的下降沿检测模块201，当该第二路中的下降沿检测模块201检测到下降沿后，输出控制信号给第二路中的倒计时器203，第二路中的倒计时器203响应于该控制信号进入倒计时模式。同时，两个下降沿检测模块201的输出还会提供检测结果给最近下降沿记录器202。该最近下降沿记录器202用于记录最近发生的睡眠状态信号下降沿来自第一路中的CPU还是第二路中的CPU。

在该实施方式中，若第一路中的门控使能信号变为有效，则需要以下3个条件同时为真：第一路中的倒计时器203正在倒计时模式；第二路中的倒计时器203正在倒计时模式；最近状态信号下降沿来自第一路中的CPU。即将该3个条件同时满足时，第一路中的门控使能信号才会有效。第一路中的与门204用于判断上述3个条件是否同时为真。同理，若第二路中的门控使能信号变为有效，则需要以下3个条件同时为真：第一路中的倒计时器203正在倒计时模式；第二路中的倒计时器203正在倒计时模式；最近状态信号下降沿来自第二路中的CPU。当然，该方式也适用于多个CPU的情况。

比如，在一种实施方式中，以目标负载为CPU，状态信号为空闲状态信号为例。输入到时钟管理器102中的CPU的状态信号为第一路中CPU和第二路中CPU的空闲状态信号。空闲状态信号用于指示CPU是否处于空闲状态，当该空闲状态信号为高电平时，表示CPU处于空闲状态。

如果空闲状态信号从高电平变为低电平，此时空闲状态信号出现下降沿，说明CPU退出了低功耗的空闲状态，可能会切换到重负载工作状态。第一路中的CPU的空闲状态信号首先经过第一路中的下降沿检测模块201，当该第一路中的下降沿检测模块201检测到下降沿后，输出控制信号给第一路中的中的倒计时器203，第一路中的中的倒计时器203响应于该控制信号进入倒计时模式。

同样地，第二路中的CPU的空闲状态信号经过第二路中的下降沿检测模块201，当该第二路中的下降沿检测模块201检测到下降沿后，输出控制信号给第二路中的倒计时器203，第二路中的倒计时器203响应于该控制信号进入倒计时模式。同时，两个下降沿检测模块201的输出还会提供检测结果给最近下降沿记录器202。该最近下降沿记录器202记录最近发生的空闲状态信号下降沿来自第一路中的CPU还是第二路中的CPU。

在该实施方式中，若第一路中的门控使能信号变为有效，则需要以下3个条件同时为真：第一路中的倒计时器203正在倒计时模式；第二路中的倒计时器203正在倒计时模式；最近状态信号下降沿来自第一路中的CPU。即该3个条件同时满足时，第一路中的门控使能信号才会有效。第一路中的与门204用于判断上述3个条件是否同时为真。同理，若第二路中的门控使能信号变为有效，则需要以下3个条件同时为真：第一路中的倒计时器203正在倒计时模式；第二路中的倒计时器203正在倒计时模式；最近状态信号下降沿来自第二路中的CPU。当然，该方式也适用于多个CPU的情况。

请参阅图7，图7为本申请实施例提供的时钟门控电路内部各信号的时序示意图。图7给出时钟门控电路发挥作用时，内部各信号随时间变化的示例。在T1时刻，第一路中CPU的WFI信号由高电平变为低电平，最近下降沿记录器202记录第一路中的CPU产生该下降沿，第一路中的倒计时器203开始进入倒计时模式，此时CPU电压由于第一路中的CPU从空闲状态切换到重负载工作状态而发生瞬态电压降。在T2时刻，第二路中CPU的WFI信号由高电平变为低电平，最近下降沿记录器202记录第二路中的CPU产生该下降沿，第二路中的倒计时器203开始进入倒计时模式。

此时下列3个条件同时满足：第一路中的倒计时器203正在倒计时模式；第二路中的倒计时器203正在倒计时模式；最近状态信号下降沿来自第二路中的CPU。所以第二路中的门控使能信号变为有效，使得第二路中的CPU工作时钟信号被短时间关断，第二路中的CPU处于暂停状态，避免第二路中的CPU切换到重负载工作状态导致瞬态电压降的叠加。在T3时刻，第一路中的倒计时器203的计时完结，第二路中的门控使能信号不再有效，第二路中CPU的工作时钟信号恢复并切换到重负载的工作状态，造成第二次瞬态电压降，但由于距离第一路中的CPU所导致的瞬态电压降已经相隔一段时长，所以不会造成瞬态电压降的叠加。通过调整倒计时器203的倒计时起始值，可以延长两次瞬态电压降之间的间隔时长。

图7给出的示意图仅为举例说明时钟门控电路内部信号的一种可能的变化方式。即给出了第一路中CPU的WFI信号、第二路中CPU的WFI信号、最近状态信号下降沿、第一路中的倒计时器、第二路中倒计时器、第一路中的门控使能信号、第二路中的门控使能信号、第一路中CPU的工作时钟信号、第二路中CPU的工作时钟信号的一种可能的变化方式，当然还可以有其它的变化方式。取决于具体的实现，信号的默认值、信号之间的时序关系可能发生改变。

本申请实施例通过在含有多核CPU的SOC芯片中引入基于CPU状态信息的时钟门控电路100，针对性地解决多核CPU瞬态电压降叠加的问题，可以有效预防多核CPU瞬态电压降叠加的问题。从而提升多核CPU的工作稳定性，避免由于瞬态电压降叠加造成幅度较大的瞬态电压降，最终造成CPU挂死的状况。而传统相关技术中并未对多核CPU瞬态电压降叠加的场景提出针对性的解决方法。

图8为本申请实施例提供的与图7中的时钟门控电路内部信号对应的CPU电压变化趋势示意图。该示例中，CPU提供给下降沿检测模块201的状态信号为WFI信号。在具体的实现方式中，状态信号还有可能是WFE信号、睡眠状态信号或空闲状态信号等，取决于CPU的种类和设计差异，状态信号名称会有所变化。上述示例中，CPU核数量为双核，在实际应用时，本申请实施例中的技术方案还可应用在CPU核数量更多的SOC芯片中，比如，可以应用在五核CPU的SOC芯片中，可以应用在六核CPU的SOC芯片中，可以应用在八核CPU的SOC芯片中，或者应用在更多核CPU的SOC芯片中，等等。

可以理解的是，本申请实施例中的CPU还可以替换为微处理器，其具体实施可以参阅本申请实施例中上述关于CPU的具体实施方式，此处不再赘述。

本申请实施例还提供一种芯片，请参阅图9，图9为本申请实施例提供的芯片的结构示意图。图9中，该芯片300包括时钟门控电路301，该时钟门控电路301为本申请实施例中的时钟门控电路，该时钟门控电路301通过引入基于CPU状态信息的多个时钟门控器和时钟管理器，针对性地解决多核CPU瞬态电压降叠加的问题，可以有效预防多核CPU瞬态电压降叠加的问题。从而提升多核CPU的工作稳定性，避免由于瞬态电压降叠加造成幅度较大的瞬态电压降，最终造成CPU挂死的状况。而传统相关技术中并未对多核CPU瞬态电压降叠加的场景提出针对性的解决方法。

本申请实施例还提供一种电子设备，请参阅图10，图10为本申请实施例提供的电子设备的结构示意图。图10中，该电子设备400包括供电芯片401和片上系统芯片402，供电芯片401与片上系统芯片402连接，供电芯片401用于给片上系统芯片402供电，片上系统芯片402为本申请实施例中的芯片。其中，该芯片中的时钟门控电路通过引入基于CPU状态信息的多个时钟门控器和时钟管理器，针对性地解决多核CPU瞬态电压降叠加的问题，可以有效预防多核CPU瞬态电压降叠加的问题。从而提升多核CPU的工作稳定性，避免由于瞬态电压降叠加造成幅度较大的瞬态电压降，最终造成CPU挂死的状况。而传统相关技术中并未对多核CPU瞬态电压降叠加的场景提出针对性的解决方法。

需要说明的是，本申请实施例以上各实施例之间可以相互结合，共同作用以提升电子设备的工作稳定性，在此不再一一举例说明。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

Claims (10)

1.一种时钟门控电路，其特征在于，包括：

多个时钟门控器，其接收多个第一工作时钟信号，基于对所述多个第一工作时钟信号的时钟门控处理获取多个第二工作时钟信号，并在多个门控使能信号的影响下，将所述多个第二工作时钟信号提供到多个目标负载；

时钟管理器，分别接收来自所述多个目标负载的多个状态信号，并基于所述多个状态信号向所述多个时钟门控器提供所述多个门控使能信号；

其中，所述时钟管理器包括：

多个下降沿检测模块，其接收来自所述多个目标负载的多个状态信号，并在检测到所述多个状态信号出现下降沿时，输出多个控制信号给多个倒计时器，同时输出多个检测结果给最近下降沿记录器；

最近下降沿记录器，接收所述多个检测结果，根据所述多个检测结果记录最近发生状态信号下降沿的目标负载，并将记录结果提供给多个与门；

多个倒计时器，接收所述多个控制信号，响应于所述多个控制信号进入倒计时模式，并将当前状态提供给所述多个与门；

多个与门，接收来自所述最近下降沿记录器的记录结果以及来自所述多个倒计时器的当前状态，并基于所述记录结果以及所述多个倒计时器的当前状态向所述多个时钟门控器提供所述多个门控使能信号。

2.根据权利要求1所述的时钟门控电路，其特征在于，所述多个与门输入的信号中至少有两个倒计时器处于倒计时模式，且最近发生状态信号下降沿的目标负载为与处于倒计时模式的倒计时器对应的目标负载时，所述多个与门提供的多个门控使能信号处于使能状态。

3.根据权利要求1或2所述的时钟门控电路，其特征在于，所述目标负载的状态信号为低功耗状态信号。

4.根据权利要求3所述的时钟门控电路，其特征在于，所述低功耗状态信号用于指示所述目标负载是否处于低功耗状态。

5.根据权利要求4所述的时钟门控电路，其特征在于，当所述低功耗状态信号为高电平时，则确定所述目标负载处于低功耗状态。

6.根据权利要求5所述的时钟门控电路，其特征在于，所述低功耗状态信号至少包括等待中断信号、等待事件信号、睡眠状态信号或空闲状态信号。

7.根据权利要求6所述的时钟门控电路，其特征在于，所述低功耗状态至少包括等待中断状态、等待事件状态、睡眠状态或空闲状态。

8.根据权利要求7所述的时钟门控电路，其特征在于，所述目标负载为中央处理器或微处理器。

9.一种芯片，其特征在于，包括时钟门控电路，所述时钟门控电路为权利要求1至8中任一项所述的时钟门控电路。

10.一种电子设备，其特征在于，包括供电芯片和片上系统芯片，所述供电芯片与所述片上系统芯片连接，所述片上系统芯片为权利要求9所述的芯片。