CN114519981B - 栅极驱动器电路和包括栅极驱动器电路的显示装置 - Google Patents

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Abstract

公开一种栅极驱动器电路和包括栅极驱动器电路的显示装置。所述栅极驱动器电路包括用于输出至少两个栅极信号的级，其中所述级包括：第一输出缓存器，所述第一输出缓存器用于响应于Q节点的电压和Qb节点的电压来输出第一栅极信号；第二输出缓存器，所述第二输出缓存器用于响应于Q节点的电压和Qb节点的电压来输出第二栅极信号；以及设置在Q节点和所述第二输出缓存器之间的第一二极管电路。

Description

栅极驱动器电路和包括栅极驱动器电路的显示装置
相关申请的交叉引用
本申请要求享有于2020年11月20日提交的韩国专利申请No.10-2020-0156407的优先权，为了所有目的，通过引用将该韩国专利申请并入本文，如同在本文完全阐述一样。
技术领域
本发明涉及一种栅极驱动器电路和包括栅极驱动器电路的显示装置，更具体地，涉及一种具有改进的可靠性的栅极驱动器电路和包括栅极驱动器电路的显示装置。
背景技术
随着信息社会的发展，对于显示图像的显示装置的需求以各种形式日益增长，并且诸如液晶显示装置(LCD)和电致发光显示装置(ELD)之类的各种显示装置正在被使用。
电致发光显示装置(ELD)可包括具有量子点(QD)的量子点(QD)发光显示装置、无机发光显示装置以及有机发光显示装置等。
在上述显示装置之中，电致发光显示装置(ELD)在响应速度、视角、色彩再现性等方面能够被实现为非常卓越。此外，具有能以薄厚度来实现的优势。
近来，显示装置具有大屏幕，并且如果显示装置的分辨率较低，像素的尺寸增大，其可导致图像质量劣化。因此，显示装置被设计为具有高分辨率。此外，为了增强显示装置的美感并且改进操作便利性，期望实现窄边框。
发明内容
因此，本发明的实施方式旨在提供一种能够具有高分辨率并且防止图像质量劣化的栅极驱动器电路和包括栅极驱动器电路的显示装置。
本发明提供一种能够实现窄边框的栅极驱动器电路以及包括栅极驱动器电路的显示装置。
在一个方面，可提供一种栅极驱动器电路，包括用于输出至少两个栅极信号的级，其中所述级包括：第一输出缓存器，所述第一输出缓存器用于响应于Q节点的电压和Qb节点的电压来输出第一栅极信号；第二输出缓存器，所述第二输出缓存器用于响应于Q节点的电压和Qb节点的电压来输出第二栅极信号；以及设置在Q节点和所述第二输出缓存器之间的第一二极管电路。
在另一个方面，可提供一种显示装置，包括：包括多个像素的显示面板，所述像素分别从多条数据线和多条栅极线接收数据信号和栅极信号；用于向所述多条数据线提供所述数据信号的数据驱动器电路；栅极驱动器电路，所述栅极驱动电路用于向所述多条栅极线依次提供所述栅极信号并且包括用于输出至少两个栅极信号的级；以及时序控制器，所述时序控制器用于控制所述数据驱动器电路和所述栅极驱动器电路，其中所述级可包括：第一输出缓存器，所述第一输出缓存器用于响应于Q节点的电压和Qb节点的电压来输出第一栅极信号；第二输出缓存器，所述第二输出缓存器用于响应于Q节点的电压和Qb节点的电压来输出第二栅极信号；以及设置在Q节点和所述第二输出缓存器之间的第一二极管电路。
根据上述栅极驱动器电路和包括栅极驱动器电路的显示装置，可具有高分辨率并且防止图像质量劣化。
根据上述栅极驱动器电路和包括栅极驱动器电路的显示装置，可实现窄边框。
附图说明
给本发明提供进一步理解并且并入本申请组成本申请一部分的附图图解了本发明的实施方式，并与说明书一起用于解释本发明的原理。在附图中：
图1是根据本发明实施方式的显示装置的结构图。
图2是根据本发明实施方式的像素的电路图。
图3概念性地图解在根据实施方式的显示装置中，设置在显示面板上的栅极驱动器。
图4是图解根据实施方式的栅极驱动器电路的结构图。
图5是在图4所示的栅极驱动器电路中采用的第一输出缓存器和第二输出缓存器的电路图。
图6是图解在图4所示的栅极驱动器电路中的第一节点的电压变化的时序图。
图7是图解根据其他实施方式的栅极驱动器电路的结构图。
图8和图9是在图7所示的栅极驱动器电路中，第一输出缓存器、第二输出缓存器和进位缓存器的电路图。
图10是图解在图7所示的栅极驱动器电路中，第一节点的电压变化的时序图。
图11是用于解释在与栅极信号的下降时间长度对应的像素中数据信号被混合的问题的时序图。
图12是图解根据另一实施方式的栅极驱动器电路的结构图。
图13是在图12所示的栅极驱动器电路中，第一至第四输出缓存器和进位缓存器的电路图。
具体实施方式
在本发明的示例或实施方式的以下描述中，将参照附图，在附图中通过举例说明能够实施的具体示例或实施方式的方式进行了显示，并且在附图中可使用相同的参考标记和符号指代相同或相似的部件，即使它们显示在彼此不同的附图中。此外，在本发明的示例或实施方式的以下描述中，当确定对本文涉及的公知功能和部件的详细描述反而会使本发明一些实施方式中的主题不清楚时，将省略其详细描述。在此使用的诸如“包括”、“具有”、“包含”、“构成”之类的术语一般旨在允许增加其他部件，除非这些术语与术语“仅”一起使用。
在此可使用诸如“第一”、“第二”、“A”、“B”、“(A)”或“(B)”之类的术语来描述本发明的元件。这些术语的每一个不用来限定元件的本质、顺序、次序或数量等，而是仅用于将相应元件与其他元件区分开。
当提到第一元件与第二元件“连接或接合”、“交叠”等时，其应当解释为，第一元件不仅可与第二元件“直接连接或接合”或“直接接触或交叠”，而且还可在第一元件与第二元件之间“插入”第三元件，或者第一元件和第二元件可经由第四元件彼此“连接或接合”、“交叠”等。在此，第二元件可包括在彼此“连接或接合”、“接触或交叠”等的两个或更多个元件中的至少一个中。
当使用诸如“在…之后”、“随后”、“接下来”、“在…之前”等之类的时间相对术语描述元件或构造的过程或操作，或者操作方法、加工方法、制造方法中的流程或步骤时，这些术语可用于描述非连续的或非顺序的过程或操作，除非一起使用了术语“直接”或“紧接”。
此外，当提到任何尺度、相对尺寸等时，即使没有指明相关描述，也应当认为元件或特征或者相应信息的数值(例如，电平、范围等)包括可由各种因素(例如，工艺因素、内部或外部冲击、噪声等)导致的公差或误差范围。此外，术语“可”完全涵盖术语“能”的所有含义。
图1是图解根据本发明实施方式的显示装置的结构的结构图。
参照图1，显示装置100可包括显示面板110、数据驱动器(或数据驱动器电路)120、栅极驱动器(或栅极驱动器电路)130和时序控制器140。
显示面板110可包括以矩阵形式设置的多个像素(P)101。
显示面板110可包括在第一方向上延伸的多条数据线DL1至DLm以及在第二方向上延伸的多条栅极线GL1至GLn。多个像素101连接至多条数据线DL1至DLm和多条栅极线GL1至GLn。一个像素101可通过响应于经由连接的栅极线传输的栅极信号接收经由连接的数据线传输的数据信号来工作。
数据驱动器120可连接至多条数据线DL1至DLm并且可通过多条数据线DL1至DLm将数据信号提供给多个像素。
栅极驱动器130连接至多条栅极线GL1至GLn并且可将栅极信号提供给多条栅极线GL1至GLn。尽管栅极驱动器130设置在显示面板110的一侧上，但是栅极驱动器130不限于此，栅极驱动器130可设置在显示面板110的两侧上。设置在左侧的栅极驱动器可连接至奇数栅极线，设置在显示面板110的右侧的栅极驱动器可连接至偶数栅极线。
时序控制器140可控制数据驱动器120和栅极驱动器130。时序控制器140可向数据驱动器120提供视频信号RGB和数据控制信号DCS，并且向栅极驱动器130提供栅极控制信号GCS。
图2是根据本发明实施方式的像素的电路图。
参照图2，像素101可包括第一晶体管M1、第二晶体管M2、存储电容器Cst以及用于接收驱动电流并发光的发光元件ED。
第一晶体管M1的第一电极可连接至用于传输第一电源EVDD的第一电源线VL，第二电极可连接至第一节点N1。第一晶体管M1可响应于施加给第二节点N2的数据电压Vdata使驱动电流流到第一节点N1。
第二晶体管M2的第一电极可连接至用于传输数据电压Vdata的数据线DL，第二电极可连接至第二节点N2。此外，第二晶体管M2的栅极可连接至用于提供栅极信号GATE的栅极线GL。第二晶体管M2可接收栅极信号GATE并且将传送给数据线DL的数据电压Vdata提供给第一晶体管M1的栅极。可从图1所示的栅极驱动器130提供栅极信号。
存储电容器Cst的第一电极可连接至第一节点N1，第二电极可连接至第二节点N2。存储电容器Cst可设置在第一节点N1和第二节点N2之间，从而可保持第一节点N1和第二节点N2之间的电压差。
发光元件ED的第一电极可连接至第一节点N1，第二电极可连接至第二电源EVSS。发光元件ED可包括通过在第一电极和第二电极之间流动的电流来发光的发光层。发光层可以是有机材料、无机材料和量子点材料的至少之一。发光元件ED可响应于从第一电极流到第二电极的电流来发光。
在如上所述配置的像素101中，第一晶体管M1和第二晶体管M2可以是NMOS型晶体管。但是，本发明不限于此。此外，第一晶体管M1和第二晶体管M2的第一电极和第二电极分别可以是漏极和源极。但是，本发明不限于此。
图3概念性地图解在根据实施方式的显示装置中，设置在显示面板上的栅极驱动器。
参照图3，显示装置100可包括显示面板110和设置在显示面板110上的栅极驱动器电路130。
显示面板110包括：显示区域110a，其中设置有像素101；以及非显示区域110b，其中设置有用于向像素101提供信号和/或电压的信号线。栅极驱动器电路130可设置在非显示区域110b中。栅极驱动器电路130可以与在显示区域110a中形成像素101的工艺一起同时形成在非显示区域110b中。
图4是图解根据实施方式的栅极驱动器电路的结构图。图5是在图4所示的栅极驱动器电路中采用的第一输出缓存器和第二输出缓存器的电路图。
参照图4和图5，栅极驱动器电路130可包括：多个级131；以及连接至每个级131的第一输出缓存器1311和第二输出缓存器1312。
每个级131可接收高电压GVDD和低电压GVSS，并且可分别向Q节点和Qb节点传输预定电压。
第一级131可通过接收起始脉冲SP开始操作，并且其余级131可从在前级依次接收进位信号Carry来进行操作。每个级产生进位信号Carry并且将进位信号Carry传输给下一级，但不限于此。例如，每个级131可响应于时钟信号和Q节点的电压来产生进位信号Carry，并且将产生的进位信号Carry传输给下一级。
传输给Q节点和Qb节点的电压可具有彼此相反的极性。当Q节点的电压电平处于高状态时，Qb节点的电压可处于低状态。相反，当Q节点的电压电平处于低状态时，Qb节点的电压可处于高状态。
第一输出缓存器1311和第二输出缓存器1312可响应于Q节点的电压和Qb节点的电压输出两个不同的栅极信号。例如，第一输出缓存器1311可响应于Q节点的电压和Qb节点的电压输出第一栅极信号GATE1(或GATE3,GATE5,GATE7)，并且第二输出缓存器1312可响应于Q节点的电压和Qb节点的电压输出第二栅极信号GATE2(或GATE4,GATE6,GATE8)。
第一输出缓存器1311包括：第一晶体管T1，包括传输第一时钟信号SCLK1的第一电极、连接至第一输出端子SOUT1的第二电极以及传输Q节点的电压的栅极；第二晶体管T2，包括连接至第一输出端子SOUT1的第一电极、传输低电压GVSS的第二电极以及传输Qb节点的电压的栅极；以及第一电容器C1，设置在第一晶体管的栅极与第一输出端子之间。
当第一晶体管T1通过Q节点的电压而导通时，其可将第一时钟信号SCLK1传输给第一输出端子SOUT1。在这种情形下，第二晶体管T2可通过Qb节点的电压而截止。此外，第一晶体管T1可通过Q节点的电压而截止。当第一晶体管T1截止时，第二晶体管T2可通过Qb节点的电压而导通。当第二晶体管T2导通时，可将低电压GVSS传输给第一输出端子SOUT1。
第二输出缓存器1312包括：第三晶体管T3，包括传输第二时钟信号SCLK2的第一电极、连接至第二输出端子SOUT2的第二电极以及传输Q节点的电压的栅极；第四晶体管T4，包括连接至第二输出端子SOUT2的第一电极、传输低电压GVSS的第二电极以及传输Qb节点的电压的栅极；以及第二电容器C2，设置在第三晶体管T3的栅极和第二输出端子SOUT2之间。
当第三晶体管T3通过Q节点的电压而导通时，其可将第二时钟信号SCLK2传输给第二输出端子SOUT2。在这种情形下，第四晶体管T4可通过Qb节点的电压而截止。此外，第三晶体管T3可通过Q节点的电压而截止。当第三晶体管T3截止时，第四晶体管T4可通过Qb节点的电压而导通。当第四晶体管T4导通时，可将低电压GVSS传输给第二输出端子SOUT2。
栅极驱动器电路130的每个级131可通过两个输出缓存器1311和1312输出第一栅极信号和第二栅极信号。因此，包括在栅极驱动器电路130中的级的数量可减少，由此减小栅极驱动器电路130的尺寸。随着栅极驱动器电路130的尺寸的减小，显示面板110的非显示区域110b的面积可减小，从而显示装置100可实现为具有窄边框。
图6是图解在图4所示的栅极驱动器电路中的第一节点的电压变化的时序图。
参照图6，Q节点的电压在第一时段T1a至第六时段T6a中处于高状态，第一时钟信号SCLK1在第二时段T2a中上升，在第三时段T3a中保持高状态，并且在第四时段T4a中下降。然后，第二时钟信号SCLK2在第三时段T3a中上升，保持高状态一直到第四时段T4a，并且在第五时段T5a中下降。
在第一时段T1a至第六时段T6a中，第一晶体管T1和第三晶体管T3保持保通状态，在第二时段T2a中上升的第一时钟信号SCLK1可通过第一晶体管T1传输给第一输出端子SOUT1。此外，在第三时段T3a中上升的第二时钟信号SCLK2可通过第三晶体管T3传输给第二输出端子SOUT2。
第一电容器C1设置在Q节点和第一输出端子SOUT1之间，第二电容器C2连接至Q节点和第二输出端子SOUT2，从而当第一输出端子SOUT1或第二输出端子SOUT2的电压增大时，Q节点的电压可增大。
因此，由于第一时钟信号SCLK1在第二时段T2a(其中第一时钟信号SCLK1传输给第一输出端子SOUT1)期间上升，所以Q节点的电压电平可增大。此外，由于第二时钟信号SCLK2在第三时段T3a(其中第二时钟信号SCLK2传输给第二输出端子SOUT2)期间上升，所以Q节点的电压电平可增大。
因此，Q节点的电压电平可在第二时段T2a中上升之后在第三时段T3a中进一步上升。
由于通过第一晶体管T1传输给第一输出端子SOUT1的第一时钟信号SCLK1在第四时段T4a中开始下降，所以Q节点的电压电平可减小。由于通过第三晶体管T3传输给第二输出端子SOUT2的第二时钟信号SCLK2在第五时段T5a中开始下降，所以Q节点的电压电平可进一步减小。
作为一个示例，从栅极驱动器电路130的一个级131输出的第一栅极信号GATE1和第二栅极信号GATE2可分别从第一输出缓存器1311和第二输出缓存器1312输出。此外，第一栅极信号GATE1和第二栅极信号GATE2可响应于Q节点的电压而为导通信号或截止信号。
作为另一示例，第一栅极信号GATE1可以是传输给位于显示面板110上的多条奇数栅极线的其中之一的栅极信号，第二栅极信号GATE2可以是传输给多条偶数栅极线的其中之一的栅极信号，但不限于此。
图7是图解根据其他实施方式的栅极驱动器电路的结构图。图8和图9是在图7所示的栅极驱动器电路中，第一输出缓存器、第二输出缓存器和进位缓存器的电路图。
参照图7至图9，栅极驱动器电路130可包括：多个级131；以及连接至每个级131的第一输出缓存器1311和第二输出缓存器1312。
每个级131可接收高电压GVDD和低电压GVSS，并且可分别向Q节点和Qb节点传输预定电压。
第一级131可通过接收起始脉冲SP开始操作，并且其余级131可从在前级依次接收进位信号Carry来进行操作。每个级产生进位信号Carry并且将进位信号Carry传输给下一级，但不限于此。例如，每个级131可响应于时钟信号和Q节点的电压来产生进位信号Carry，并且将产生的进位信号Carry传输给下一级。
传输给Q节点和Qb节点的电压可具有彼此相反的极性。当Q节点的电压电平处于高状态时，Qb节点的电压可处于低状态。相反，当Q节点的电压电平处于低状态时，Qb节点的电压可处于高状态。
第一输出缓存器1311和第二输出缓存器1312可响应于Q节点的电压和Qb节点的电压输出两个不同的栅极信号。例如，第一输出缓存器1311可响应于Q节点的电压和Qb节点的电压输出第一栅极信号GATE1(或GATE3,GATE5,GATE 7)，并且第二输出缓存器1312可响应于Q节点的电压和Qb节点的电压输出第二栅极信号GATE2(或GATE4,GATE6,GATE8)。
第一输出缓存器1311包括：第一晶体管T1，包括传输第一时钟信号SCLK1的第一电极、连接至第一输出端子SOUT1的第二电极以及传输Q节点的电压的栅极；以及第二晶体管T2，包括连接至第一输出端子SOUT1的第一电极、传输低电压GVSS的第二电极以及传输Qb节点的电压的栅极；以及第一电容器C1，设置在第一晶体管的栅极与第一输出端子之间。
当第一晶体管T1通过Q节点的电压而导通时，其可将第一时钟信号SCLK1传输给第一输出端子SOUT1。在这种情形下，第二晶体管T2可通过Qb节点的电压而截止。此外，第一晶体管T1可通过Q节点的电压而截止。当第一晶体管T1截止时，第二晶体管T2可通过Qb节点的电压而导通。当第二晶体管T2导通时，可将低电压GVSS传输给第一输出端子SOUT1。
第二输出缓存器1312包括：第三晶体管T3，包括传输第二时钟信号SCLK2的第一电极、连接至第二输出端子SOUT2的第二电极以及传输Q节点的电压的栅极；第四晶体管T4，包括连接至第二输出端子SOUT2的第一电极、传输低电压GVSS的第二电极以及传输Qb节点的电压的栅极；以及第二电容器C2，设置在第三晶体管T3的栅极和第二输出端子SOUT2之间。
当第三晶体管T3通过Q节点的电压而导通时，其可将第二时钟信号SCLK2传输给第二输出端子SOUT2。在这种情形下，第四晶体管T4可通过Qb节点的电压而截止。第三晶体管T3可通过Q节点的电压而截止。当第三晶体管T3截止时，第四晶体管T4可通过Qb节点的电压而导通。当第四晶体管T4导通时，可将低电压GVSS传输给第二输出端子SOUT2。
第一二极管电路132可连接在Q节点和第二输出缓存器1312之间。第一二极管电路132可设置在Q节点和第三晶体管T3的栅极之间。当Q节点的电压电平高于第三晶体管T3的栅极的电压电平时，电流通过第一二极管电路132从Q节点流到第三晶体管T3的栅极。但是，当Q节点的电压电平低于第三晶体管T3的栅极的电压电平时，由于第一二极管电路132，电流不会从第三晶体管T3的栅极流到Q节点。
Q节点可通过第一二极管电路132划分为Q’节点和Q”节点。Q’节点可连接至第一晶体管T1的栅极，Q”节点可连接至第三晶体管T3的栅极。
如图8所示，第一二极管电路132包括：第一二极管D1，其中阳极连接至Q’节点并且阴极连接至Q”节点；以及第一复位晶体管RT1，其中第一电极连接至Q’节点，第二电极连接至Q”节点，栅极连接至Qb节点。结果，第一二极管D1的阴极连接至第三晶体管T3的栅极。第一电极连接至第一晶体管T1的栅极。
第一二极管D1可防止电流从Q”节点流到Q’节点。由于第一复位晶体管RT1连接至Qb节点，当Q节点处于高状态时，第一复位晶体管RT1可处于截止状态。
当Q节点处于高状态时，Qb节点处于低状态并且第一复位晶体管RT1处于截止状态。因此，即使施加给Q节点的电压低于施加给第三晶体管T3的栅极的电压电平，第一二极管电路132也会通过第一复位晶体管RT1不从Q”节点流到Q节点。
另一方面，当Q节点处于低状态时，Qb节点处于高状态，并且第一复位晶体管RT1可处于导通状态。当第一复位晶体管RT1导通时，Q’节点和Q”节点可彼此连接。由于Q节点处于低状态，所以Q’节点和Q”节点可处于低状态。
如图9所示，第一二极管电路132包括：第一隔离晶体管IT1，其中第一电极连接至Q节点，第二电极连接至第三晶体管T3的栅极，并且栅极连接至Q节点；以及第一复位晶体管RT1，其中第一电极连接至Q节点，第二电极连接至第三晶体管的栅极，并且栅极连接至Qb节点。
第一隔离晶体管IT1因为第一电极和栅极同时连接至Q节点而连接为二极管，从而第一隔离晶体管IT1允许电流从Q节点流到第三晶体管T3的栅极，但是防止电流从第三晶体管T3的栅极流到Q节点。
由于第一复位晶体管RT1连接至Qb节点，所以当Q节点处于高状态时，第一复位晶体管RT1可处于截止状态。由于第一复位晶体管RT1处于截止状态，所以即使施加给Q节点的电压低于施加给第三晶体管T3的栅极的电压电平，也可防止电流从第三晶体管T3的栅极流到Q节点的方向。
另一方面，当Q节点处于低状态时，Qb节点可处于高状态，并且第一复位晶体管RT1可处于导通状态。当第一复位晶体管RT1导通时，施加给Q节点的电压可复位。
此外，尽管图7示出进位信号Carry从一个级传送到另一个级，但是实施方式不限于此，进位信号Carry可通过单独的缓存器输出并且传送给下一级。为此，栅极驱动器电路130可进一步包括进位缓存器1301，其响应于Q节点和Qb节点的电压输出进位信号Carry。进位缓存器1301响应于Q节点和Qb节点的电压接收进位时钟信号CRCLK，并且输出进位信号Carry。
进位缓存器1301可包括第一进位晶体管Tc1、第二进位晶体管Tc2以及进位电容器C0。第一进位晶体管Tc1可包括：传输进位时钟信号CRCLK的第一电极；连接至进位信号输出端子CO的第二电极；以及传输Q节点的电压的栅极。第二进位晶体管Tc2可包括：连接至进位信号输出端子CO的第一电极；传输低电压GVSS的第二电极；以及传输Qb节点的电压的栅极。进位电容器C0可设置在第一进位晶体管Tc1的栅极和进位信号输出端子CO之间。
当第一进位晶体管Tc1通过第一节点Q的电压导通时，其可将进位时钟信号CRCLK传输给进位信号输出端子CO。在这种情形下，第二进位晶体管Tc2可通过Qb节点的电压截止。当第一进位晶体管Tc1通过Q节点的电压截止时，第二进位晶体管Tc2可通过Qb节点的电压导通。当第二进位晶体管Tc2导通时，低电压GVSS可传输给进位信号输出端子CO。图9所示的第一二极管电路132还可设置在Q节点和第一输出缓存器1311之间。
图10是图解在图7所示的栅极驱动器电路中，第一节点的电压变化的时序图。
参照图10，Q节点可划分为与第一晶体管T1的栅极连接的Q’节点以及与第三晶体管T3的栅极连接的Q”节点。此外，第一电容器C1设置在第一晶体管T1的栅极和第一输出端子SOUT1之间，第二电容器C2设置在第三晶体管T3的栅极和第二输出端子SOUT2之间，从而当第一输出端子SOUT1的电压升高时，与第一晶体管T1的栅极连接的Q’节点的电压上升，并且第二输出端子SOUT2的电压上升，与第三晶体管T3的栅极连接的Q”节点的电压可上升。
此外，当响应于第一晶体管T1的操作，施加给与第一晶体管T1的栅极连接的Q’节点的电压上升时，与第二输出缓存器1312的第三晶体管T3的栅极连接的Q”节点的电压电平可增大。此外，Q’节点和Q”节点的电压可通过进位时钟信号CRCLK进一步上升。
但是，由于第一二极管电路132设置在Q节点和第二输出缓存器1312的第三晶体管T3的栅极之间，所以即使施加给与第一晶体管T1的栅极连接的Q’节点的电压响应于第一晶体管T1的操作而下降时，与第二输出缓存器1312的第三晶体管T3的栅极连接的Q”节点的电压电平也不会下降。另一方面，当施加给与第三晶体管T3的栅极连接的Q”节点的电压电平响应于第三晶体管T3的操作而降低时，与第一晶体管T1的栅极连接的Q’节点的电压可下降。
Q节点的电压在第一时段T1b至第六时段T6b中处于高状态，第一时钟信号SCLK1在第二时段T2b中上升，在第三时段T3b中保持高状态，并且在第四时段T4b中下降。然后，第二时钟信号SCLK2在第三时段T3b中上升，在第四时段T4b中保持高状态，并且在第五时段T5b中下降。
在第一时段T1b至第六时段T6b中，第一晶体管T1和第三晶体管T3保持导通状态，在第二时段T2b中上升的第一时钟信号SCLK1可通过第一晶体管T1传输给第一输出端子SOUT1。此外，在第三时段T3b中上升的第二时钟信号SCLK2可通过第三晶体管T3传输给第二输出端子SOUT2。
因此，当第一时钟信号SCLK1在第二时段T2b中传输给第一输出端子SOUT1时，第一时钟信号SCLK1上升。因此，Q’节点的电压电平和Q”节点的电压电平可增大。此外，当第二时钟信号SCLK2在第三时段T3b中传输给第二输出端子SOUT2时，第二时钟信号SCLK2上升，并且Q’节点的电压电平和Q”节点的电压电平可增大。此外，在第三时段T3b中，Q’节点的电压电平和Q”节点的电压电平可通过进位时钟信号CRCLK进一步增大。在此，进位时钟信号CRCLK被图示为与第二时钟信号SCLK2同步，但不限于此。此外，进位时钟信号CRCLK可设置在第一时钟信号SCLK1和第二时钟信号SCLK2之间。
因此，Q’节点的电压电平和Q”节点的电压电平可在第二时段T2b中上升之后在第三时段T3b中进一步上升。
然后，通过第一晶体管T1传输给第一输出端子SOUT1的第一时钟信号SCLK1在第四时段T4b中开始下降。当第一时钟信号SCLK1开始下降时，Q’节点的电压电平减小。但是，由于第一二极管电路132连接在Q’节点和第三晶体管T3的栅极之间，所以第三晶体管T3的栅极的电压电平在第四时段T4b中不减小。在第四时段T4b中，第一晶体管T1的栅极的电压电平减小，并且从第一输出端子SOUT1输出的第一栅极信号GATE1的电压电平开始减小。由于第三晶体管T3的栅极的电压电平不减小，所以从第二输出端子SOUT2输出的第二栅极信号GATE2保持高状态。
然后，在第五时段T5b中，通过第三晶体管T3传输给第二输出端子SOUT2的第二时钟信号SCLK2开始下降。当第二时钟信号SCLK2开始下降时，第三晶体管T3的栅极的电压电平减小。因此，从第二输出端子SOUT2输出的第二栅极信号GATE2的电压电平开始减小。此外，从第一输出端子SOUT1输出的第一栅极信号GATE1的电压电平持续减小。
在Q’节点和Q”节点的电压电平在第六时段T6b中保持在高状态之后，当第二晶体管T2和第四晶体管T4导通时，Q’节点和Q”节点的电压电平可变为低状态。
当施加给Q’节点的电压降低时，第三晶体管T3的栅极不与Q’节点连接，而是通过第一二极管电路132与Q’节点隔离，从而即使Q’节点的电压电平降低，Q”节点的电压电平也不降低。由于具有高电压电平的信号比具有低电压电平的信号具有更短的下降时间，或者在下降时间处具有更陡的下降斜度，所以电压电平较高时的Q”节点电压的下降时间相比电压电平较低时可更短，或者相比电压电平较低时下降斜度可更陡。但是，实施方式不限于此，具有高电压电平的信号可与具有低电压电平的信号具有相同的下降时间，或者可在下降时间处具有相同的下降斜度。
如果Q”节点电压的下降时间较短或者下降斜度较陡，则第三晶体管T3快速到达截止状态，并且从第二输出端子SOUT2输出的第二栅极信号GATE2可快速到达低状态。也就是说，当Q”节点的电压电平较高时，第二栅极信号GATE2的下降时间可缩短。
因此，如果在第二时钟信号SCLK2的电压电平降低之前防止Q”节点的电压电平降低，则第二栅极信号GATE2的下降时间可短于第一栅极信号GATE1的下降时间。此外，在第二栅极信号GATE2的下降时间处的第二栅极信号GATE2的斜度可比在第一栅极信号GATE1的下降时间处的第一栅极信号GATE1的斜度更陡。但是，实施方式不限于此，第二栅极信号GATE2的下降时间可与第一栅极信号GATE1的下降时间相同，在第二栅极信号GATE2的下降时间处的第二栅极信号GATE2的斜度可与在第一栅极信号GATE1的下降时间处的第一栅极信号GATE1的斜度相等。
图11是用于解释在与栅极信号的下降时间长度对应的像素中数据信号被混合的问题的时序图。
参照图11，a表示栅极信号GATE具有第一上升时间Tr1和第一下降时间Tf1，b表示栅极信号GATE具有第二上升时间Tr2和第二下降时间Tf2。第一上升时间Tr1和第一下降时间Tf1可分别短于第二上升时间Tr2和第二下降时间Tf2。
第一数据信号Vdata1和第二数据信号Vdata2可依次流经图2所示的数据线DL。第一数据信号Vdata1和第二数据信号Vdata2可分别在数据线DL上保持一个水平时间段1H。
可向数据线DL提供第一数据信号Vdata1，然后提供第二数据信号Vdata2。第二晶体管T2通过栅极信号GATE导通，从而提供给数据线DL的第一数据信号Vdata1可存储在电容器Cst中。
当将第二数据信号Vdata2施加给数据线DL时，如图11的a所示，如果栅极信号GATE的下降时间Tf1较短，则栅极信号GATE可关闭，像素101可不接收第二数据信号Vdata2。但是，如图11的b所示，如果栅极信号GATE的下降时间Tf2较长，则栅极信号GATE不会关闭。因此，由于像素101在时段A接收第二数据信号Vdata2，则可出现数据信号发生混合的问题。
当栅极信号GATE的下降时间Tf2较长时，在保持栅极信号GATE的同时将第一数据信号Vdata1和第二数据信号Vdata2依次传输给电容器Cst。因此，会出现流经像素101的驱动电流不对应于第一数据信号Vdata1的问题。
如上所述，当栅极信号GATE的下降时间较短时，可防止或者至少减少第一数据信号Vdata1和第二数据信号Vdata2向一个像素的提供。具体地，当显示装置100被实现为具有高分辨率时，由于用于写入数据信号的时间应当较短，所以栅极信号GATE的下降时间需要缩短。
由于与上述相同的原因，当从一个Q节点输出两个栅极信号GATE1和GATE2时，第二栅极信号GATE2的下降时间比第一栅极信号GATE1的下降时间长。在这种情形下，当通过第二栅极信号GATE2的下降时间提供第二栅极信号GATE2时，可发生数据信号被混合的问题。但是，当从一个Q节点输出两个栅极信号时，第二栅极信号GATE2的下降时间可短于或等于第一栅极信号GATE1的下降时间。在这种情形下，不会发生通过第二栅极信号GATE2使数据信号发生混合的问题。
图12是图解根据另一实施方式的栅极驱动器电路的结构图。图13是在图12所示的栅极驱动器电路中，第一至第四输出缓存器和进位缓存器的电路图。
参照图12和图13，栅极驱动器电路130可包括多个级131以及连接至每个级131的第一输出缓存器1311至第四输出缓存器1314。
每个级131可接收高电压GVDD和低电压GVSS，并且可分别向Q节点和Qb节点传输预定电压。第一级131可通过接收起始脉冲SP开始操作，并且其余级131可从在前级依次接收进位信号Carry来进行操作。每个级可产生进位信号Carry并且将进位信号Carry传输给下一级，但不限于此。例如，每个级131可响应于时钟信号和Q节点的电压来产生进位信号Carry，并且将产生的进位信号Carry传输给下一级。
传输给Q节点和Qb节点的电压可具有彼此相反的极性。也就是说，如果Q节点的电压电平较高，则Qb节点的电压较低。相反，如果Q节点的电压电平较低，则Qb节点的电压较高。
第一输出缓存器1311可响应于Q节点的电压和Qb节点的电压输出第一栅极信号GATE1(或GATE5,GATE9,GATE13)，并且第二输出缓存器1312可响应于Q节点的电压和Qb节点的电压输出第二栅极信号GATE2(或GATE6,GATE10,GATE14)。第三输出缓存器1313可响应于Q节点的电压和Qb节点的电压输出第三栅极信号GATE3(或GATE7,GATE11,GATE15)，第四输出缓存器1314可响应于Q节点的电压和Qb节点的电压输出第四栅极信号GATE4(或GATE8,GATE12,GATE16)。
此外，第一输出缓存器1311包括：第一晶体管T1，包括传输第一时钟信号SCLK1的第一电极、连接至第一输出端子SOUT1的第二电极以及传输Q节点的电压的栅极；第二晶体管T2，包括连接至第一输出端子SOUT1的第一电极、传输低电压GVSS的第二电极以及传输Qb节点的电压的栅极；以及第一电容器C1，设置在第一晶体管T1的栅极与第一输出端子SOUT1之间。
当第一晶体管T1通过Q节点的电压而导通时，其可将第一时钟信号SCLK1传输给第一输出端子SOUT1。在这种情形下，第二晶体管T2可通过Qb节点的电压而截止。此外，第一晶体管T1可通过Q节点的电压而截止。当第一晶体管T1截止时，第二晶体管T2可通过Qb节点的电压而导通。当第二晶体管T2导通时，可将低电压GVSS传输给第一输出端子SOUT1。
此外，第二输出缓存器1312包括：第三晶体管T3，包括传输第二时钟信号SCLK2的第一电极、连接至第二输出端子SOUT2的第二电极以及传输Q节点的电压的栅极；第四晶体管T4，包括连接至第二输出端子SOUT2的第一电极、传输低电压GVSS的第二电极以及传输Qb节点的电压的栅极；以及第二电容器C2，设置在第三晶体管T3的栅极和第二输出端子SOUT2之间。
当第三晶体管T3通过Q节点的电压而导通时，其可将第二时钟信号SCLK2传输给第二输出端子SOUT2。在这种情形下，第四晶体管T4可通过Qb节点的电压而截止。此外，第三晶体管T3可通过Q节点的电压而截止。当第三晶体管T3截止时，第四晶体管T4可通过Qb节点的电压而导通。当第四晶体管T4导通时，可将低电压GVSS传输给第二输出端子SOUT2。
此外，第三输出缓存器1313包括：第五晶体管T5，包括传输第三时钟信号SCLK3的第一电极、连接至第三输出端子SOUT3的第二电极以及传输Q节点的电压的栅极；第六晶体管T6，包括连接至第三输出端子SOUT3的第一电极、传输低电压GVSS的第二电极以及传输Qb节点的电压的栅极；以及第三电容器C3，设置在第五晶体管T5的栅极和第三输出端子SOUT3之间。
当第五晶体管T5通过Q节点的电压而导通时，其可将第三时钟信号SCLK3传输给第三输出端子SOUT3。在这种情形下，第六晶体管T6可通过Qb节点的电压而截止。此外，第五晶体管T5可通过节点Q的电压而截止。当第五晶体管T5截止时，第六晶体管T6可通过Qb节点的电压而导通。当第六晶体管T6导通时，可将低电压GVSS传输给第三输出端子SOUT3。
此外，第四输出缓存器1314包括：第七晶体管T7，包括传输第四时钟信号SCLK4的第一电极、连接至第四输出端子SOUT4的第二电极以及传输Q节点的电压的栅极；第八晶体管T8，包括连接至第四输出端子SOUT4的第一电极、传输低电压GVSS的第二电极以及传输Qb节点的电压的栅极；以及第四电容器C4，设置在第七晶体管T7的栅极和第四输出端子SOUT4之间。
当第七晶体管T7通过Q节点的电压而导通时，其可将第四时钟信号SCLK4传输给第四输出端子SOUT4。在这种情形下，第八晶体管T8可通过Qb节点的电压而截止。此外，第七晶体管T7可通过Q节点的电压而截止。当第七晶体管T7截止时，第八晶体管T8可通过Qb节点的电压而导通。当第八晶体管T8导通时，可将低电压GVSS传输给第四输出端子SOUT4。
可在第一输出缓存器1311和Q节点之间设置第一二极管电路1321、在第二输出缓存器1312和Q节点之间设置第二二极管电路1322、在第三输出缓存器1313和Q节点之间设置第三二极管电路1323、并在第四输出缓存器1314和Q节点之间设置第四二极管电路1324。
第四二极管电路1324可设置在Q节点和第七晶体管T7的栅极之间。当Q节点的电压电平高于第七晶体管T7的栅极的电压电平时，由于第四二极管电路1324，电流从Q节点流到第七晶体管T7的栅极，但是当Q节点的电压电平低于第七晶体管T7的栅极的电压电平时，由于第四二极管电路1324，电流不会从第七晶体管T7的栅极流到Q节点方向。
第三二极管电路1323可设置在Q节点和第五晶体管T5的栅极之间。当Q节点的电压电平高于第五晶体管T5的栅极的电压电平时，由于第三二极管电路1323，电流从Q节点流到第五晶体管T5的栅极，但是当Q节点的电压电平低于第五晶体管T5的栅极的电压电平时，由于第三二极管电路1323，电流不会从第五晶体管T5的栅极流到Q节点方向。
第二二极管电路1322可设置在Q节点和第三晶体管T3的栅极之间。当Q节点的电压电平高于第三晶体管T3的栅极的电压电平时，由于第二二极管电路1322，电流从Q节点流到第三晶体管T3的栅极。但是当Q节点的电压电平低于第三晶体管T3的栅极的电压电平时，由于第二二极管电路1322，电流不会从第三晶体管T3的栅极流到Q节点方向。
第一二极管电路1321可设置在Q节点和第一晶体管T1的栅极之间。当Q节点的电压电平高于第一晶体管T1的栅极的电压电平时，由于第一二极管电路1321，电流从Q节点流到第一晶体管T1的栅极。但是当Q节点的电压电平低于第一晶体管T1的栅极的电压电平时，由于第一二极管电路1321，电流不会从第一晶体管T1的栅极流到Q节点方向。
如上所述，尽管第四二极管电路1324可连接在第四输出缓存器1314和Q节点之间，第三二极管电路1323可连接在第三输出缓存器1313和Q节点之间，第二二极管电路1322可连接在第二输出缓存器1312和Q节点之间，并且第一二极管电路1321可连接在第一输出缓存器1311和Q节点之间，但不限于此。例如，可仅在第四输出缓存器1314和Q节点之间连接第一二极管电路1321。此外，第一至第四二极管电路1321至1324可包括二极管D1至D4、复位晶体管RT1至RT4、以及图9所示的二极管连接的隔离晶体管和复位晶体管。
此外，第一二极管电路1321至第四二极管电路1324的至少之一可包括二极管和复位晶体管，其余二极管电路可包括二极管连接的隔离晶体管和复位晶体管。
此外，栅极驱动器电路130可包括进位缓存器1301，用于响应于Q节点和Qb节点的电压来输出进位信号Carry。进位缓存器1301可响应于Q节点和Qb节点的电压接收进位时钟信号CRCLK，并且输出进位信号Carry。
进位缓存器1301可包括第一进位晶体管Tc1、第二进位晶体管Tc2以及进位电容器C0。第一进位晶体管Tc1包括：传输进位时钟信号CRCLK的第一电极；连接至进位信号输出端子CO的第二电极；以及传输Q节点的电压的栅极。第二进位晶体管Tc2包括：连接至进位信号输出端子CO的第一电极；传输低电压GVSS的第二电极；以及传输Qb节点的电压的栅极。进位电容器C0设置在第一进位晶体管Tc1的栅极和进位信号输出端子CO之间。
当第一进位晶体管Tc1通过第一节点Q的电压导通时，其可将进位时钟信号CRCLK传输给进位信号输出端子CO。在这种情形下，第二进位晶体管Tc2可通过Qb节点的电压截止。此外，当第一进位晶体管Tc1通过Q节点的电压截止时，第二进位晶体管Tc2可通过Qb节点的电压导通。当第二进位晶体管Tc2导通时，低电压GVSS可传输给进位信号输出端子CO。
此外，可在进位晶体管Tc1和Q节点之间设置进位二极管电路1302。进位二极管电路1302可进一步包括进位二极管D0和进位复位晶体管RT0。
上述栅极驱动器电路130可在一个级中输出四个栅极信号。因此，由于包括在栅极驱动器电路130中的级的数量可减少，所以栅极驱动器电路130可实现为具有小尺寸。当栅极驱动器电路130的尺寸减小时，显示面板110的非显示区域110b的面积可减小，因而显示装置100的边框可减小。此外，能够解决栅极信号的下降时间变长的问题，从而不会在高分辨率时出现图像质量的劣化。
对于所属领域的普通技术人员将很明显，在不脱离本发明的技术精神或范围的条件下可在本发明的显示装置中进行各种修改和变型。因此，本发明旨在涵盖落入所述权利要求书及其等效范围内的对本发明的所有修改和变型。

Claims (18)

1.一种栅极驱动器电路，包括配置为输出至少两个栅极信号的级，其中所述级包括：
第一输出缓存器，所述第一输出缓存器配置为响应于Q节点的电压和Qb节点的电压来输出第一栅极信号；
第二输出缓存器，所述第二输出缓存器配置为响应于Q节点的电压和Qb节点的电压来输出第二栅极信号；以及
设置在Q节点和所述第二输出缓存器之间的第一二极管电路，所述第一二极管电路包括：
第一二极管或第一隔离晶体管；以及
第一复位晶体管，
其中所述第一二极管的阳极和阴极分别连接至Q节点和所述第二输出缓存器，所述第一隔离晶体管的第一电极、第二电极以及栅极分别连接至Q节点、所述第二输出缓存器和Q节点，并且所述第一复位晶体管的第一电极、第二电极以及栅极分别连接至Q节点、所述第二输出缓存器和Qb节点。
2.根据权利要求1所述的栅极驱动器电路，
其中所述第一输出缓存器包括：第一晶体管，所述第一晶体管包括用于传输第一时钟信号的第一电极、连接至第一输出端子的第二电极以及用于传输Q节点的电压的栅极；第二晶体管，所述第二晶体管包括连接至所述第一输出端子的第一电极、用于传输低电压的第二电极以及用于传输Qb节点的电压的栅极；以及第一电容器，所述第一电容器设置在所述第一晶体管的栅极和所述第一输出端子之间，
所述第二输出缓存器包括：第三晶体管，所述第三晶体管包括用于传输第二时钟信号的第一电极、连接至第二输出端子的第二电极以及用于传输Q节点的电压的栅极；第四晶体管，所述第四晶体管包括连接至所述第二输出端子的第一电极、用于传输低电压的第二电极以及用于传输Qb节点的电压的栅极；以及第二电容器，所述第二电容器设置在所述第三晶体管的栅极和所述第二输出端子之间。
3.根据权利要求2所述的栅极驱动器电路，其中所述第一二极管的阴极连接至所述第三晶体管的栅极；并且
所述第一复位晶体管的第二电极连接至所述第三晶体管的栅极。
4.根据权利要求2所述的栅极驱动器电路，其中所述第一隔离晶体管的第二电极连接至所述第三晶体管的栅极；并且
所述第一复位晶体管的第二电极连接至所述第三晶体管的栅极。
5.根据权利要求2所述的栅极驱动器电路，还包括：
设置在Q节点和所述第一输出缓存器之间的第二二极管电路。
6.根据权利要求5所述的栅极驱动器电路，其中所述第二二极管电路包括：
第二二极管，包括连接至Q节点的阳极以及连接至所述第一晶体管的栅极的阴极；以及
第二复位晶体管，包括连接至Q节点的第一电极、连接至所述第一晶体管的栅极的第二电极以及连接至Qb节点的栅极。
7.根据权利要求5所述的栅极驱动器电路，其中所述第二二极管电路包括：
第二隔离晶体管，包括连接至Q节点的第一电极、连接至所述第一晶体管的栅极的第二电极以及连接至Q节点的栅极；以及
第二复位晶体管，包括连接至Q节点的第一电极、连接至所述第一晶体管的栅极的第二电极以及连接至Qb节点的栅极。
8.根据权利要求1所述的栅极驱动器电路，其中所述第二栅极信号的下降时间短于或等于所述第一栅极信号的下降时间。
9.根据权利要求8所述的栅极驱动器电路，其中在所述第二栅极信号的下降时间处的第二栅极信号的斜度比在所述第一栅极信号的下降时间处的第一栅极信号的斜度更陡，或者与在所述第一栅极信号的下降时间处的第一栅极信号的斜度相等。
10.一种显示装置，包括：
包括多个像素的显示面板，所述像素分别从多条数据线和多条栅极线接收数据信号和栅极信号；
配置为向所述多条数据线提供所述数据信号的数据驱动器电路；
栅极驱动器电路，所述栅极驱动器电路配置为向所述多条栅极线依次提供所述栅极信号并且所述栅极驱动器电路包括用于输出至少两个栅极信号的级；以及
时序控制器，所述时序控制器配置为控制所述数据驱动器电路和所述栅极驱动器电路，
其中所述级包括：
第一输出缓存器，所述第一输出缓存器配置为响应于Q节点的电压和Qb节点的电压来输出第一栅极信号；
第二输出缓存器，所述第二输出缓存器配置为响应于Q节点的电压和Qb节点的电压来输出第二栅极信号；以及
设置在Q节点和所述第二输出缓存器之间的第一二极管电路，所述第一二极管电路包括：
第一二极管或第一隔离晶体管；以及
第一复位晶体管，
其中所述第一二极管的阳极和阴极分别连接至Q节点和所述第二输出缓存器，所述第一隔离晶体管的第一电极、第二电极以及栅极分别连接至Q节点、所述第二输出缓存器和Q节点，并且所述第一复位晶体管的第一电极、第二电极以及栅极分别连接至Q节点、所述第二输出缓存器和Qb节点。
11.根据权利要求10所述的显示装置，其中所述第一输出缓存器包括：第一晶体管，所述第一晶体管包括用于传输第一时钟信号的第一电极、连接至第一输出端子的第二电极以及用于传输Q节点的电压的栅极；第二晶体管，所述第二晶体管包括连接至所述第一输出端子的第一电极、用于传输低电压的第二电极以及用于传输Qb节点的电压的栅极；以及第一电容器，所述第一电容器设置在所述第一晶体管的栅极和所述第一输出端子之间，
所述第二输出缓存器包括：第三晶体管，所述第三晶体管包括用于传输第二时钟信号的第一电极、连接至第二输出端子的第二电极以及用于传输Q节点的电压的栅极；第四晶体管，所述第四晶体管包括连接至所述第二输出端子的第一电极、用于传输低电压的第二电极以及用于传输Qb节点的电压的栅极；以及第二电容器，所述第二电容器设置在所述第三晶体管的栅极和所述第二输出端子之间。
12.根据权利要求11所述的显示装置，其中所述第一二极管的阴极连接至所述第三晶体管的栅极；并且
所述第一复位晶体管的第二电极连接至所述第三晶体管的栅极。
13.根据权利要求11所述的显示装置，其中所述第一隔离晶体管的第二电极连接至所述第三晶体管的栅极；并且
所述第一复位晶体管的第二电极连接至所述第三晶体管的栅极。
14.根据权利要求11所述的显示装置，其中所述级还包括：
设置在Q节点和所述第一输出缓存器之间的第二二极管电路。
15.根据权利要求14所述的显示装置，其中所述第二二极管电路包括：
第二二极管，包括连接至Q节点的阳极以及连接至所述第一晶体管的栅极的阴极；以及
第二复位晶体管，包括连接至Q节点的第一电极、连接至所述第一晶体管的栅极的第二电极以及连接至Qb节点的栅极。
16.根据权利要求14所述的显示装置，其中所述第二二极管电路包括：
第二隔离晶体管，包括连接至Q节点的第一电极、连接至所述第一晶体管的栅极的第二电极以及连接至Q节点的栅极；以及
第二复位晶体管，包括连接至Q节点的第一电极、连接至所述第一晶体管的栅极的第二电极以及连接至Qb节点的栅极。
17.根据权利要求10所述的显示装置，其中所述第二栅极信号的下降时间短于或等于所述第一栅极信号的下降时间。
18.根据权利要求17所述的显示装置，其中在所述第二栅极信号的下降时间处的第二栅极信号的斜度比在所述第一栅极信号的下降时间处的第一栅极信号的斜度更陡，或者与在所述第一栅极信号的下降时间处的第一栅极信号的斜度相等。
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