CN114510103A - 用于核心装置在安全操作区中操作的虚设装置及其制造方法 - Google Patents

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CN114510103A CN202210020581.XA CN202210020581A CN114510103A CN 114510103 A CN114510103 A CN 114510103A CN 202210020581 A CN202210020581 A CN 202210020581A CN 114510103 A CN114510103 A CN 114510103A
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Abstract

本发明实施例涉及用于核心装置在安全操作区中操作的虚设装置及其制造方法。提供一种半导体装置及一种用于制造半导体装置的方法。所述半导体装置包括：核心晶体管，其具有经配置以接收第一电压的漏极；及第一虚设装置，其连接到所述核心晶体管的所述漏极，所述第一虚设装置具有第一虚设晶体管及第二虚设晶体管。其中所述第一虚设晶体管的栅极与源极彼此连接。其中所述第二虚设晶体管的漏极连接到所述第一虚设晶体管的所述源极。其中所述第二虚设晶体管的栅极连接到所述核心晶体管的所述漏极。

Description

用于核心装置在安全操作区中操作的虚设装置及其制造方法
技术领域
本发明实施例涉及用于核心装置在安全操作区中操作的虚设装置及其制造方法。
背景技术
本公开大体上涉及半导体装置及其制造方法。具体来说，本公开涉及包含使核心装置能够在安全操作区(SOA)中操作的虚设装置的半导体装置及其制造方法。
在半导体电路领域中，核心装置表示在较低电压(例如，约0.75伏特(V))下操作的装置。替代地，输入/输出(IO)装置表示在较高电压(例如，约1.2V)下操作的装置。一般来说，IO装置通常具有较厚氧化物结构且因此具有较佳SOA。然而，IO装置通常在操作速度、驱动能力等方面具有较低性能。另一方面，核心装置通常在操作速度及驱动能力方面具有较佳性能，但可能无法在与IO装置相同的操作电压下操作。因此，核心装置的应用受到限制。
随着技术进步，对半导体装置的操作速度的要求愈来愈高。出于这个原因，已进行关于核心装置在与IO装置相同的电压下操作的研究。
发明内容
根据本发明的一实施例，一种半导体装置包括：核心晶体管，其具有经配置以接收第一电压的漏极；及第一虚设装置，其连接到所述核心晶体管的所述漏极，所述第一虚设装置具有第一虚设晶体管及第二虚设晶体管，其中所述第一虚设晶体管的栅极及源极彼此连接，所述第二虚设晶体管的漏极连接到所述第一虚设晶体管的所述源极，且所述第二虚设晶体管的栅极连接到所述核心晶体管的所述漏极。
根据本发明的一实施例，一种半导体装置包括：衬底；连续作用区域，其在所述衬底上；核心晶体管，其具有经配置以接收第一电压的漏极；及虚设装置，其连接到所述核心晶体管的所述漏极，所述虚设装置具有第一虚设晶体管及第二虚设晶体管，其中所述第二虚设晶体管的漏极连接到所述第一虚设晶体管的所述源极，且所述第二虚设晶体管的源极邻近于所述连续作用区域的边缘放置。
根据本发明的一实施例，一种用于制造半导体装置的方法包括：形成具有经配置以接收IO电压范围内的第一电压的漏极的第一核心晶体管；形成具有第一虚设晶体管及第二虚设晶体管的虚设装置；将所述第二虚设晶体管的漏极连接到所述第一虚设晶体管的源极；及将所述第一虚设晶体管的栅极连接到所述第一核心晶体管的栅极。
附图说明
当结合附图阅读时，从以下详细描述更佳地理解本公开的实施例的方面。应注意，根据行业中的标准实践，各种结构不按比例绘制。事实上，为清晰论述，各种结构的尺寸可任意增加或减小。
图1A说明根据本公开的一些实施例的半导体装置的示意图。
图1B说明根据本公开的一些实施例的半导体装置的示意图。
图2A说明根据本公开的一些实施例的半导体装置的示意图。
图2B说明根据本公开的一些实施例的半导体装置的示意图。
图3A说明根据本公开的一些实施例的半导体装置的示意图。
图3B说明根据本公开的一些实施例的半导体装置的示意图。
图4A说明根据本公开的一些实施例的半导体装置的示意图。
图4B说明根据本公开的一些实施例的半导体装置的示意图。
图5A、图5B、图5C及图5D各自说明核心装置的布局图案，其中可应用根据本公开的一些实施例的虚设装置。
图6A说明根据本公开的一些实施例的半导体装置的布局图案。
图6B说明根据本公开的一些实施例的半导体装置的布局图案。
图7A说明根据本公开的一些实施例的半导体装置的布局图案。
图7B说明根据本公开的一些实施例的半导体装置的布局图案。
图8A说明根据本公开的一些实施例的半导体装置的示意图。
图8B说明根据本公开的一些实施例的半导体装置的示意图。
图9A说明根据本公开的一些实施例的半导体装置的布局图案。
图9B说明根据本公开的一些实施例的半导体装置的布局图案。
图10说明根据本公开的一些比较实施例的半导体装置的布局图案。
图11说明根据本公开的一些实施例的包含用于制造半导体装置的操作的流程图。
具体实施方式
以下揭露提供用于实施所提供主题的不同构件的许多不同实施例或实例。在下文描述元件及布置的特定实例以简化本公开。当然，这些仅是实例且不意在是限制性。例如，在以下描述中，在第二构件上方或上形成第一构件可包含其中第一构件及第二构件形成为直接接触的实施例，且还可包含其中额外构件可形成在第一构件与第二构件之间使得第一构件及第二构件可不直接接触的实施例。另外，本公开可在各种实例中重复参考数字及/或字母。这个重复是出于简单及清晰的目的且本身并不指示所论述的各种实施例及/或构形之间的关系。
此外，为便于描述，例如“在…下面”、“在…下方”、“下”、“在…上面”、“在…上方”、“上”、“在…上”等的空间相对术语可在本文中用于描述一个元件或构件与图中说明的另一(些)元件或构件的关系。空间相对术语意在涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或按其它定向)且因此可同样解释本文中使用的空间相对描述符。
如本文中使用，尽管例如“第一”、“第二”及“第三”的术语描述各种元件、组件、区、层及/或区段，然这些元件、组件、区、层及/或区段不应被这些术语限制。这些术语仅可用于将一个元件、组件、区、层或区段彼此区分。例如“第一”、“第二”及“第三”的术语当在本文中使用时并不暗示序列或顺序，除非由上下文明确指示。
尽管阐述本公开的广泛范围的数值范围及参数是近似值，但尽可能精确地报告在特定实例中阐述的数值。然而，任何数值固有地含有必然由相应测试测量中发现的标准偏差所引起的某些误差。而且，如本文中使用，术语“基本上”、“近似”及“约”通常表示在可由所属领域的一般技术人员所预期的值或范围内。替代地，术语“基本上”、“近似”及“约”表示在由所属领域的一般技术人员考虑时在平均值的可接受标准误差内。所属领域的一般技术人员可理解，可接受标准误差可根据不同技术而变化。除了在操作/工作实例中之外，或除非另外明确指定，否则全部数值范围、量、值及百分比(例如针对材料数量、持续时间、温度、操作条件、量的比率及本文中揭示的其类似物的数值范围、量、值及百分比)应被理解为在全部例子中由术语“基本上”、“近似”或“约”修饰。因此，除非相反地指示，否则本公开及所附权利要求书中阐述的数值参数是可视需要变化的近似值。至少，每一数值参数应至少依据所报告的有效数字的数字且通过应用普通舍入技术来解释。本文中可将范围表达为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中揭示的全部范围均包含端点。
本公开中揭示的技术提供数种解决方案以使施加有IO装置的电压范围的核心装置能够在SOA中操作。
图1A说明根据本公开的一些实施例的半导体装置的示意图。
图1A展示装置100。装置100可为电装置。装置100可为半导体装置。装置100可为集成电路(IC)系统。装置100包含核心装置10、虚设装置12、虚设装置14及电路16。
核心装置10电连接在电路16与接地(GND)之间。电路16经配置以接收供应电压VDDH。电路16电连接到节点VX。虚设装置12电连接到节点VX。虚设装置12电连接在核心装置10与参考电压VMID之间。虚设装置14电连接到节点VX。虚设装置14电连接到虚设装置12。
核心装置10包含晶体管N0及晶体管N1。晶体管N0可被称为核心晶体管。晶体管N1可被称为核心晶体管。晶体管N0可为n沟道MOSFET。晶体管N1可为n沟道MOSFET。
核心装置表示在低于IO装置的电压的电压下操作的装置。在一些实施例中，核心装置可在例如约0.75V下操作，而IO装置可在例如约1.2V下操作。本公开中提及的核心晶体管可为构成核心装置的一部分的晶体管。核心晶体管可经施加有较低电压，例如约0.75V，而IO装置的晶体管可经施加有较高电压，例如约1.2V。
晶体管N0的源极电连接到晶体管N1的漏极。晶体管N0的漏极在节点VX处电连接到电路16。晶体管N0的栅极经配置以接收参考电压VDDL。晶体管N1的源极电连接到接地(GND)。晶体管N1的栅极经配置以接收输入电压VIN。
虚设装置12包含晶体管NDY及晶体管NDZ。晶体管NDY可为n沟道MOSFET。晶体管NDZ可为n沟道MOSFET。晶体管NDY的源极在节点VZ处电连接到晶体管NDZ的漏极。晶体管NDY的源极连接到晶体管NDY的栅极。晶体管NDZ的栅极电连接到节点VX。晶体管NDZ的源极经配置以接收参考电压VMID。
在一些实施例中，晶体管NDY及晶体管N0可为不同类型的晶体管。在一些实施例中，晶体管NDY及晶体管N0可包含不同类型的阈值电压。在一些实施例中，晶体管NDY可包含标准阈值电压，而晶体管N0可包含超低泄漏阈值电压，或反之亦然。
在一些实施例中，晶体管NDY及晶体管NDZ可为不同类型的晶体管。在一些实施例中，晶体管NDY及晶体管NDZ可包含不同类型的阈值电压。在一些实施例中，晶体管NDY可包含标准阈值电压，而晶体管NDZ可包含超低泄漏阈值电压，或反之亦然。
虚设装置14包含晶体管NDX。晶体管NDX可为n沟道MOSFET。晶体管NDX的栅极、源极及漏极连接在一起。晶体管NDX的栅极、源极及漏极电连接到节点VX。晶体管NDX的栅极、源极及漏极在节点VY处电连接到晶体管NDY的漏极。
针对半导体装置(例如BJT、MOSFET、晶闸管或IGBT)，安全操作区(SOA)被称为装置可预期在其上操作而不会自损的电压及电流条件。在一些实施例中，针对MOSFET，安全操作区(SOA)可为其中晶体管的电压VGS、VDS及VGD不超过预定电压的条件。在一些实施例中，安全操作区(SOA)可为其中晶体管的电压VGS、VDS及VGD低于0.96V的条件。
将如下般描述装置100的操作。在一些实施例中，供应电压VDDH可为约1.2V。在一些实施例中，参考电压VDDL可为约0.75V。在一些实施例中，参考电压VMID可为约0.75V。在一些实施例中，晶体管N1的输入电压VIN的范围可为约从0V到0.75V。在一些实施例中，参考电压VDDL可相同于参考电压VMID。在一些实施例中，参考电压VDDL可不同于参考电压VMID。晶体管N1的输入电压VIN可控制晶体管N1接通或关断。
在其中晶体管N1接通的条件下，由晶体管N1驱动的电流将拉低节点VX处的电压，且因此晶体管NDZ将关断。同时，晶体管NDY由于在晶体管NDY的栅极与源极之间不存在电压差而关断，且晶体管NDX由于相同原因而关断。由于晶体管NDX、NDY及NDZ全部关断，当晶体管N1接通时，虚设装置12及虚设装置14将仅消耗非常有限的电流，例如泄漏电流。另外，晶体管N0、N1、NDX、NDY、NDZ将全部在SOA中。
当晶体管N1接通时，施加到晶体管N1的栅极的电压可为0.75V。针对晶体管N0，可将约0.75V的参考电压VDDL施加到晶体管N0的栅极，且由于其固有的源极跟随电路操作，晶体管N0的源极处的电压将跟踪电压VDDL。即，晶体管N0的源极处的电压将不超过电压VDDL。因此，晶体管N1的VGS、VDS及VGD将全部低于预定电压，例如0.96V。另外，晶体管N0的VGS、VDS及VGD将全部低于预定电压，例如0.96V。
在其中晶体管N1关断的条件下，节点VX处的电压将被上拉到几乎相同于供应电压VDDH。此时，晶体管NDZ将接通且接着将参考电压VMID传递到晶体管NDY的栅极/源极。由于晶体管NDY的VGS为零，晶体管NDY关断。由于晶体管NDY的VGS为零，晶体管NDX关断。晶体管NDY及晶体管NDZ两者将在SOA中。另外，晶体管N0、N1及NDX将全部在SOA中。
当晶体管N1关断时，施加到晶体管N1的栅极的电压可为0V。针对晶体管N0，可将约0.75V的参考电压VDDL施加到晶体管N0的栅极，且由于其固有的源极跟随电路操作，晶体管N0的源极处的电压将跟踪电压VDDL。即，晶体管N0的源极处的电压将不超过电压VDDL。因此，晶体管N1的VGS、VDS及VGD将全部低于预定电压，例如0.96V。另外，晶体管N0的VGS、VDS及VGD将全部低于预定电压，例如0.96V。
应注意，当晶体管N1关断时，节点VX将被上拉到供应电压VDDH(例如，1.2V)。即，在装置100的操作期间，核心装置10可经施加有IO电压范围内的电压。在一些实施例中，本公开中提及的IO电压可大于或等于约1.2V。在一些实施例中，本公开中提及的IO电压可大于或等于约1.8V。如在先前段落中论述，虚设装置12的配置使核心装置10的晶体管N0及N1能够在SOA中操作。另外，虚设装置12及虚设装置14中的全部晶体管将在SOA中操作。
针对包含n沟道MOSFET的虚设装置12及14，参考电压VMID可由以下方程定义：
VX(max)–VMID<VGS/VDS/VGD的SOA限制(方程1)
VX(max)表示节点VX处的电压的最大值。例如，如果施加到装置100的供应电压VDDH为1.2V，那么VX(max)为1.2V。
图1B说明根据本公开的一些实施例的半导体装置的示意图。
图1B展示装置100'。装置100'可为电装置。装置100'可为半导体装置。装置100'可为集成电路(IC)系统。装置100'包含核心装置10'、虚设装置12'、虚设装置14'及电路16。
核心装置10'电连接在电路16与供应电压VDDH之间。电路16电连接在核心装置10'与接地(GND)之间。核心装置10'及电路16在节点VX处电连接。虚设装置12'电连接到节点VX。虚设装置12'电连接在核心装置10'与参考电压VMID之间。虚设装置14'电连接到节点VX。虚设装置14'电连接到虚设装置12'。
核心装置10'包含晶体管P0及晶体管P1。晶体管P0可被称为核心晶体管。晶体管P1可被称为核心晶体管。晶体管P0可为p沟道MOSFET。晶体管N1可为p沟道MOSFET。本公开中提及的核心晶体管可为构成核心装置的一部分的晶体管。
晶体管P0的源极电连接到晶体管P1的漏极。晶体管P0的漏极在节点VX处电连接到电路16。晶体管P0的栅极经配置以接收参考电压VSSH。晶体管P1的源极电连接到供应电压VDDH。晶体管P1的栅极经配置以接收输入电压VHIN。
虚设装置12'包含晶体管PDY及晶体管PDZ。晶体管PDY可为p沟道MOSFET。晶体管PDZ可为p沟道MOSFET。晶体管PDY的源极电连接到晶体管PDZ的漏极。晶体管PDY的源极连接到晶体管PDY的栅极。晶体管PDZ的栅极电连接到节点VX。晶体管PDZ的源极经配置以接收参考电压VMID。
在一些实施例中，晶体管PDY及晶体管P0可为不同类型的晶体管。在一些实施例中，晶体管PDY及晶体管P0可包含不同类型的阈值电压。在一些实施例中，晶体管PDY可包含标准阈值电压，而晶体管P0可包含超低泄漏阈值电压，或反之亦然。
在一些实施例中，晶体管PDY及晶体管PDZ可为不同类型的晶体管。在一些实施例中，晶体管PDY及晶体管PDZ可包含不同类型的阈值电压。在一些实施例中，晶体管PDY可包含标准阈值电压，而晶体管PDZ可包含超低泄漏阈值电压，或反之亦然。
虚设装置14'包含晶体管PDX。晶体管PDX可为p沟道MOSFET。晶体管PDX的栅极、源极及漏极连接在一起。晶体管PDX的栅极、源极及漏极电连接到节点VX。
装置100'的操作与装置100的操作类似。在一些实施例中，供应电压VDDH可为约1.2V。在一些实施例中，参考电压VSSH可为约0.45V。在一些实施例中，参考电压VMID可为约0.45V。在一些实施例中，参考电压VSSH可不同于参考电压VMID。在一些实施例中，晶体管P1的输入电压VHIN的范围可为从约0.45V到1.2V。晶体管P1的输入电压VHIN可控制晶体管P1接通或关断。
在其中晶体管P1接通的条件下，由晶体管P1驱动的电流将上拉节点VX处的电压，且因此晶体管PDZ将关断。同时，晶体管PDY由于在晶体管PDY的栅极与源极之间不存在电压差而关断，且晶体管PDX由于相同原因而关断。由于晶体管PDX、PDY及PDZ全部关断，当晶体管P1接通时，虚设装置12'及虚设装置14'将仅消耗非常有限的电流，例如泄漏电流。另外，由于晶体管P0、P1、PDX、PDY、PDZ的VGS、VDS及VGD将全部低于预定电压(例如，0.96V)，因此晶体管P0、P1、PDX、PDY、PDZ将全部在SOA中。
在其中晶体管P1关断的条件下，节点VX处的电压将被拉低到几乎相同于接地(GND)。此时，晶体管PDZ将接通且接着将参考电压VMID传递到晶体管PDY的栅极/源极。由于晶体管NDY的VGS为零，晶体管PDY关断。由于晶体管NDY的VGS为零，晶体管PDX关断。另外，由于晶体管P0、P1、PDX、PDY及PDZ的VGS、VDS及VGD将全部低于预定电压(例如，0.96V)，因此晶体管P0、P1、PDX、PDY及PDZ将全部在SOA中。
应注意，当晶体管P1接通时，节点VX将被上拉到供应电压VDDH(例如，1.2V)。即，在装置100'的操作期间，核心装置10'可经施加有IO电压范围内的电压。如先前段落中论述，虚设装置12'的配置使核心装置10'的晶体管P0及P1能够在SOA中操作。另外，虚设装置12'及虚设装置14'中的全部晶体管将在SOA中操作。
针对包含p沟道MOSFET的虚设装置12'及14'，参考电压VMID可由以下方程定义：
VMID<VGS/VDS/VGD的SOA限制(方程2)
图2A说明根据本公开的一些实施例的半导体装置的示意图。
图2A展示装置110。装置110可为电装置。装置110可为半导体装置。装置110可为集成电路(IC)系统。装置110包含核心装置20、虚设装置22、虚设装置24及电路16。
核心装置20电连接在电路16与接地(GND)之间。电路16经配置以接收供应电压VDDH。电路16电连接到节点VX。虚设装置24电连接到节点VX。虚设装置24电连接到虚设装置22。虚设装置22电连接在虚设装置24与参考电压VMID之间。
核心装置20包含晶体管N0及晶体管N1。晶体管N0可被称为核心晶体管。晶体管N1可被称为核心晶体管。晶体管N0可为n沟道MOSFET。晶体管N1可为n沟道MOSFET。本公开中提及的核心晶体管可为构成核心装置的一部分的晶体管。
晶体管N0的源极电连接到晶体管N1的漏极。晶体管N0的漏极在节点VX处电连接到电路16。晶体管N0的栅极经配置以接收参考电压VDDL。晶体管N1的源极电连接到接地(GND)。晶体管N1的栅极经配置以接收输入电压VIN。
虚设装置22包含晶体管NDY及晶体管NDZ。晶体管NDY可为n沟道MOSFET。晶体管NDZ可为n沟道MOSFET。晶体管NDY的源极电连接到晶体管NDZ的漏极。晶体管NDY的源极连接到晶体管NDY的栅极。晶体管NDZ的栅极电连接到晶体管NDZ的源极。晶体管NDZ的源极经配置以接收参考电压VMID。
虚设装置24包含晶体管NDX。晶体管NDX可为n沟道MOSFET。晶体管NDX的栅极、源极及漏极连接在一起。晶体管NDX的栅极、源极及漏极电连接到节点VX。晶体管NDX的栅极、源极及漏极电连接到晶体管NDY的漏极。
将如下般描述装置110的操作。在一些实施例中，供应电压VDDH可为约1.2V。在一些实施例中，参考电压VDDL可为约0.75V。在一些实施例中，参考电压VMID可为约0.75V。在一些实施例中，参考电压VDDL可相同于参考电压VMID。在一些实施例中，参考电压VDDL可不同于参考电压VMID。在一些实施例中，晶体管N1的输入电压VIN的范围可为从约0V到0.75V。晶体管N1的输入电压VIN可控制晶体管N1接通或关断。
在其中晶体管N1接通的条件下，由晶体管N1驱动的电流将拉低节点VX处的电压。同时，晶体管NDX、NDY及NDZ将全部处于关断状态，这是因为它们的栅极与源极之间不存在电压差。由于晶体管NDX、NDY及NDZ全部关断，当晶体管N1接通时，虚设装置22及虚设装置24将仅消耗非常有限的电流，例如泄漏电流。另外，晶体管N0、N1、NDX、NDY、NDZ将全部在SOA中。
在其中晶体管N1关断的条件下，节点VX处的电压将被上拉到几乎相同于供应电压VDDH。此时，晶体管NDX、NDY及NDZ将全部处于关断状态，这是因为它们的栅极与源极之间不存在电压差。晶体管NDY及晶体管NDZ两者将在SOA中。另外，晶体管N0、N1及NDX将全部在SOA中。
针对包含n沟道MOSFET的虚设装置22及24，参考电压VMID可由方程1定义。
图2B说明根据本公开的一些实施例的半导体装置的示意图。
图2B展示装置110'。装置110'可为电装置。装置110'可为半导体装置。装置110'可为集成电路(IC)系统。装置110'包含核心装置20'、虚设装置22'、虚设装置24'及电路16。
核心装置20'电连接在电路16与供应电压VDDH之间。电路16电连接在核心装置20'与接地(GND)之间。核心装置20'及电路16在节点VX处电连接。虚设装置24'电连接到节点VX。虚设装置24'电连接到虚设装置22'。虚设装置22'电连接在核心装置20'与参考电压VMID之间。
核心装置20'包含晶体管P0及晶体管P1。晶体管P0可被称为核心晶体管。晶体管P1可被称为核心晶体管。晶体管P0可为p沟道MOSFET。晶体管N1可为p沟道MOSFET。本公开中提及的核心晶体管可为构成核心装置的一部分的晶体管。
晶体管P0的源极电连接到晶体管P1的漏极。晶体管P0的漏极在节点VX处电连接到电路16。晶体管P0的栅极经配置以接收参考电压VSSH。晶体管P1的源极电连接到供应电压VDDH。晶体管P1的栅极经配置以接收输入电压VHIN。
虚设装置22'包含晶体管PDY及晶体管PDZ。晶体管PDY可为p沟道MOSFET。晶体管PDZ可为p沟道MOSFET。晶体管PDY的源极电连接到晶体管PDZ的漏极。晶体管PDY的源极连接到晶体管PDY的栅极。晶体管PDZ的源极连接到晶体管PDZ的栅极。晶体管PDZ的源极经配置以接收参考电压VMID。
虚设装置24'包含晶体管PDX。晶体管PDX可为p沟道MOSFET。晶体管PDX的栅极、源极及漏极连接在一起。晶体管PDX的栅极、源极及漏极电连接到节点VX。
装置110'的操作与装置110的操作类似。在一些实施例中，供应电压VDDH可为约1.2V。在一些实施例中，参考电压VSSH可为约0.45V。在一些实施例中，参考电压VMID可为约0.45V。在一些实施例中，参考电压VSSH可不同于参考电压VMID。在一些实施例中，晶体管P1的输入电压VHIN的范围可为从约0.45V到1.2V。晶体管P1的输入电压VHIN可控制晶体管P1接通或关断。
在其中晶体管P1接通的条件下，由晶体管P1驱动的电流将上拉节点VX处的电压。同时，晶体管PDX、PDY及PDZ将全部处于关断状态，这是因为它们的栅极与源极之间不存在电压差。由于晶体管PDX、PDY及PDZ全部关断，当晶体管P1接通时，虚设装置22'及虚设装置24'将仅消耗非常有限的电流，例如泄漏电流。另外，由于晶体管P0、P1、PDX、PDY、PDZ的VGS、VDS及VGD将全部低于预定电压(例如，0.96V)，因此晶体管P0、P1、PDX、PDY、PDZ将全部在SOA中。
在其中晶体管P1关断的条件下，节点VX处的电压将被拉低到几乎相同于接地(GND)。此时，晶体管PDX、PDY及PDZ将全部处于关断状态，这是因为它们的栅极与源极之间不存在电压差。晶体管PDY及晶体管PDZ两者将在SOA中。另外，晶体管P0、P1及PDX将全部在SOA中。
针对包含p沟道MOSFET的虚设装置22'及24'，参考电压VMID可由方程2定义。
图3A说明根据本公开的一些实施例的半导体装置的示意图。
图3A展示装置120。装置120可为电装置。装置120可为半导体装置。装置120可为集成电路(IC)系统。装置120包含核心装置30、虚设装置32、虚设装置34及电路16。虚设装置32包含虚设电路32a及32b。
核心装置30电连接在电路16与接地(GND)之间。电路16经配置以接收供应电压VDDH。电路16电连接到节点VX。虚设装置32电连接到节点VX。虚设装置32电连接在核心装置30与参考电压VMID之间。虚设装置34电连接到节点VX。虚设装置34电连接到虚设装置32。
虚设电路32a电连接在虚设装置34与虚设电路32b之间。虚设电路32b电连接到虚设装置34。虚设电路32b电连接在参考电压VMID与节点VX之间。
核心装置30包含晶体管N0及晶体管N1。晶体管N0可被称为核心晶体管。晶体管N1可被称为核心晶体管。晶体管N0可为n沟道MOSFET。晶体管N1可为n沟道MOSFET。本公开中提及的核心晶体管可为构成核心装置的一部分的晶体管。
晶体管N0的源极电连接到晶体管N1的漏极。晶体管N0的漏极在节点VX处电连接到电路16。晶体管N0的栅极经配置以接收参考电压VDDL。晶体管N1的源极电连接到接地(GND)。晶体管N1的栅极经配置以接收输入电压VIN。
虚设电路32a包含多个晶体管NDY1、NDY2、NDY3、…及NDYn。数字“n”是正整数。晶体管NDY1、NDY2、NDY3、…及NDYn中的每一者可为n沟道MOSFET。
晶体管NDY1的源极及栅极连接在一起。晶体管NDY1的源极电连接到晶体管NDY2的漏极。晶体管NDY2、NDY3、…及NDYn全部包含与晶体管NDY1相同的配置。晶体管NDYn的源极电连接到虚设电路32b。晶体管NDYn的源极电连接到晶体管NDZ1的漏极。
虚设电路32b包含多个晶体管NDZ1、NDZ2、NDZ3、…及NDZn。数字“n”是正整数。晶体管NDZ1、NDZ2、NDZ3、…及NDZn中的每一者可为n沟道MOSFET。晶体管NDZ1的源极电连接到晶体管NDZ2的漏极。晶体管NDZ2、NDZ3、…及NDZn全部包含与晶体管NDZ1相同的配置。晶体管NDZ1、NDZ2、NDZ3、…及NDZn的栅极全部连接到节点VX。晶体管NDZ1、NDZ2、NDZ3、…及NDZn可串联连接，其中共享它们的栅极。
虚设装置34包含晶体管NDX。晶体管NDX可为n沟道MOSFET。晶体管NDX的栅极、源极及漏极连接在一起。晶体管NDX的栅极、源极及漏极电连接到节点VX。
装置120的操作与装置100的操作类似。在一些实施例中，供应电压VDDH可为约1.2V。在一些实施例中，参考电压VDDL可为约0.75V。在一些实施例中，参考电压VMID可为约0.75V。在一些实施例中，参考电压VDDL可相同于参考电压VMID。在一些实施例中，参考电压VDDL可不同于参考电压VMID。在一些实施例中，晶体管N1的输入电压VIN的范围可为从约0V到0.75V。晶体管N1的输入电压VIN可控制晶体管N1接通或关断。
在其中晶体管N1接通的条件下，由晶体管N1驱动的电流将拉低节点VX处的电压。同时，晶体管NDX、NDY1到NDYn及NDZ1到NDZn将全部处于关断状态，这是因为它们的栅极与源极之间不存在电压差。因此，当晶体管N1接通时，虚设装置32及虚设装置34将仅消耗非常有限的电流，例如泄漏电流。另外，核心装置30、虚设装置32及虚设装置34的全部晶体管将在SOA中。
应注意，串联连接的晶体管NDY1、NDY2、NDY3、…及NDYn将促进泄漏电流的减少，串联连接的晶体管NDZ1、NDZ2、NDZ3、…及NDZn也将促进泄漏电流的减少。因此，与图1A中展示的虚设装置12相比，图3A的虚设装置32将展现较小泄漏电流。
在其中晶体管N1关断的条件下，节点VX处的电压将被上拉到几乎相同于供应电压VDDH。此时，晶体管NDX、NDY1到NDYn及NDZ1到NDZn将全部处于关断状态，这是因为它们的栅极与源极之间不存在电压差。另外，核心装置30、虚设装置32及虚设装置34的全部晶体管将在SOA中。
针对包含n沟道MOSFET的虚设装置32及34，参考电压VMID可由方程1定义。
图3B说明根据本公开的一些实施例的半导体装置的示意图。
图3B展示装置120'。装置120'可为电装置。装置120'可为半导体装置。装置120'可为集成电路(IC)系统。装置120'包含核心装置30'、虚设装置32'、虚设装置34'及电路16'。虚设装置32'包含虚设电路32a'及32b'。
核心装置30'电连接在电路16与供应电压VDDH之间。电路16电连接在接地(GND)与节点VX之间。虚设装置32'电连接到节点VX。虚设装置32'电连接在核心装置30与参考电压VMID之间。虚设装置34'电连接到节点VX。虚设装置34'电连接到虚设装置32'。
虚设电路32a'电连接在虚设装置34'与虚设电路32b'之间。虚设电路32b'电连接到虚设装置34'。虚设电路32b'电连接在参考电压VMID与节点VX之间。
核心装置30'包含晶体管P0及晶体管P1。晶体管P0可被称为核心晶体管。晶体管P1可被称为核心晶体管。晶体管P0可为p沟道MOSFET。晶体管P1可为p沟道MOSFET。本公开中提及的核心晶体管可为构成核心装置的一部分的晶体管。
晶体管P0的源极电连接到晶体管P1的漏极。晶体管P0的漏极在节点VX处电连接到电路16。晶体管P0的栅极经配置以接收参考电压VSSH。晶体管P1的源极电连接到供应电压VDDH。晶体管P1的栅极经配置以接收输入电压VHIN。
虚设电路32a'包含多个晶体管PDY1、PDY2、PDY3、…及PDYn。数字“n”是正整数。晶体管PDY1、PDY2、PDY3、…及PDYn中的每一者可为p沟道MOSFET。
晶体管PDY1的源极及栅极连接在一起。晶体管PDY1的源极电连接到晶体管PDY2的漏极。晶体管PDY2、PDY3、…及PDYn全部包含与晶体管PDY1相同的配置。晶体管PDYn的源极电连接到虚设电路32b'。晶体管PDYn的源极电连接到晶体管PDZ1的漏极。
虚设电路32b'包含多个晶体管PDZ1、PDZ2、PDZ3、…及PDZn。数字“n”是正整数。晶体管PDZ1、PDZ2、PDZ3、…及PDZn中的每一者可为p沟道MOSFET。晶体管PDZ1的源极电连接到晶体管PDZ2的漏极。晶体管PDZ2、PDZ3、…及PDZn全部包含与晶体管PDZ1相同的配置。晶体管PDZ1、PDZ2、PDZ3、…及PDZn的栅极全部连接到节点VX。晶体管PDZ1、PDZ2、PDZ3、…及PDZn可串联连接，其中共享它们的栅极。
虚设装置34'包含晶体管PDX。晶体管PDX可为p沟道MOSFET。晶体管PDX的栅极、源极及漏极连接在一起。晶体管PDX的栅极、源极及漏极电连接到节点VX。
装置120'的操作与装置100'的操作类似。在一些实施例中，供应电压VDDH可为约1.2V。在一些实施例中，参考电压VSSH可为约0.45V。在一些实施例中，参考电压VMID可为约0.45V。在一些实施例中，参考电压VSSH可不同于参考电压VMID。在一些实施例中，晶体管P1的输入电压VHIN的范围可为从约0.45V到1.2V。晶体管P1的输入电压VHIN可控制晶体管P1接通或关断。
在其中晶体管P1接通的条件下，由晶体管P1驱动的电流将上拉节点VX处的电压。同时，晶体管PDX、PDY1到PDYn及PDZ1到PDZn将全部处于关断状态，这是因为它们的栅极与源极之间不存在电压差。因此，当晶体管P1接通时，虚设装置32'及虚设装置34'将仅消耗非常有限的电流，例如泄漏电流。另外，核心装置30'、虚设装置32'及虚设装置34'的全部晶体管将在SOA中。
应注意，串联连接的晶体管PDY1、PDY2、PDY3、…及PDYn将促进泄漏电流的减少，串联连接的晶体管PDZ1、PDZ2、PDZ3、…及PDZn也将促进泄漏电流的减少。因此，与图1B中展示的虚设装置12'相比，图3B的虚设装置32'将展现较小泄漏电流。
在其中晶体管P1关断的条件下，节点VX处的电压将被拉低到几乎相同于接地(GND)。此时，晶体管PDX、PDY1到PDYn及PDZ1到PDZn将全部处于关断状态，这是因为它们的栅极与源极之间不存在电压差。另外，核心装置30'、虚设装置32'及虚设装置34'的全部晶体管将在SOA中。
针对包含p沟道MOSFET的虚设装置32'及34'，参考电压VMID可由方程2定义。
图4A说明根据本公开的一些实施例的半导体装置的示意图。
图4A展示装置130。装置130可为电装置。装置130可为半导体装置。装置130可为集成电路(IC)系统。装置130包含核心装置40、虚设装置42、虚设装置44及电路16。虚设装置42包含虚设电路42a及42b。
核心装置40电连接在电路16与接地(GND)之间。电路16经配置以接收供应电压VDDH。电路16电连接到节点VX。虚设装置42电连接到节点VX。虚设装置42电连接在核心装置40与参考电压VMID之间。虚设装置44电连接到节点VX。虚设装置44电连接到虚设装置42。
虚设电路42a电连接在虚设装置44与虚设电路42b之间。虚设电路42b电连接到虚设装置44。虚设电路42b电连接在参考电压VMID与节点VX之间。
核心装置40包含晶体管N0及晶体管N1。晶体管N0可被称为核心晶体管。晶体管N1可被称为核心晶体管。晶体管N0可为n沟道MOSFET。晶体管N1可为n沟道MOSFET。本公开中提及的核心晶体管可为构成核心装置的一部分的晶体管。
晶体管N0的源极电连接到晶体管N1的漏极。晶体管N0的漏极在节点VX处电连接到电路16。晶体管N0的栅极经配置以接收参考电压VDDL。晶体管N1的源极电连接到接地(GND)。晶体管N1的栅极经配置以接收输入电压VIN。
虚设电路42a包含多个晶体管NDY1、NDY2、NDY3、…及NDYn。数字“n”是正整数。晶体管NDY1、NDY2、NDY3、…及NDYn中的每一者可为n沟道MOSFET。
晶体管NDY1的源极电连接到晶体管NDY2的漏极，且晶体管NDY2的源极电连接到晶体管NDY3的漏极，依此类推。晶体管NDY1、NDY2、NDY3、…及NDYn的栅极连接在一起。晶体管NDY1、NDY2、NDY3、…及NDYn可串联连接，其中共享它们的栅极。晶体管NDYn的源极及栅极连接在一起。晶体管NDYn的源极电连接到虚设电路42b。晶体管NDYn的源极电连接到晶体管NDZ1的漏极。
虚设电路42b包含多个晶体管NDZ1、NDZ2、NDZ3、…及NDZn。数字“n”是正整数。晶体管NDZ1、NDZ2、NDZ3、…及NDZn中的每一者可为n沟道MOSFET。晶体管NDZ1的源极电连接到晶体管NDZ2的漏极，且晶体管NDZ2的源极电连接到晶体管NDZ3的漏极，依此类推。晶体管NDZ1、NDZ2、NDZ3、…及NDZn的栅极全部连接到节点VX。晶体管NDZ1、NDZ2、NDZ3、…及NDZn可串联连接，其中共享它们的栅极。
虚设装置34包含晶体管NDX。晶体管NDX可为n沟道MOSFET。晶体管NDX的栅极、源极及漏极连接在一起。晶体管NDX的栅极、源极及漏极电连接到节点VX。
装置130的操作与装置100的操作类似。在一些实施例中，供应电压VDDH可为约1.2V。在一些实施例中，参考电压VDDL可为约0.75V。在一些实施例中，参考电压VMID可为约0.75V。在一些实施例中，参考电压VDDL可相同于参考电压VMID。在一些实施例中，参考电压VDDL可不同于参考电压VMID。在一些实施例中，晶体管N1的输入电压VIN的范围可为从约0V到0.75V。晶体管N1的输入电压VIN可控制晶体管N1接通或关断。
在其中晶体管N1接通的条件下，由晶体管N1驱动的电流将拉低节点VX处的电压。同时，晶体管NDX、NDY1到NDYn及NDZ1到NDZn将全部处于关断状态，这是因为它们的栅极与源极之间不存在电压差。因此，当晶体管N1接通时，虚设装置42及虚设装置44将仅消耗非常有限的电流，例如泄漏电流。另外，核心装置40、虚设装置42及虚设装置44的全部晶体管将在SOA中。
应注意，串联连接的晶体管NDY1、NDY2、NDY3、…及NDYn将促进泄漏电流的减少，串联连接的晶体管NDZ1、NDZ2、NDZ3、…及NDZn也将促进泄漏电流的减少。因此，与图1A中展示的虚设装置12相比，图4A的虚设装置42将展现较小泄漏电流。
在其中晶体管N1关断的条件下，节点VX处的电压将被上拉到几乎相同于供应电压VDDH。此时，晶体管NDX、NDY1到NDYn及NDZ1到NDZn将全部处于关断状态，这是因为它们的栅极与源极之间不存在电压差。另外，核心装置40、虚设装置42及虚设装置44的全部晶体管将在SOA中。
针对包含n沟道MOSFET的虚设装置42及44，参考电压VMID可由方程1定义。
图4B说明根据本公开的一些实施例的半导体装置的示意图。
图4B展示装置130'。装置130'可为电装置。装置130'可为半导体装置。装置130'可为集成电路(IC)系统。装置130'包含核心装置40'、虚设装置42'、虚设装置44'及电路16'。虚设装置42'包含虚设电路42a'及42b'。
核心装置40'电连接在电路16与供应电压VDDH之间。电路16电连接在接地(GND)与节点VX之间。虚设装置42'电连接到节点VX。虚设装置42'电连接在核心装置40与参考电压VMID之间。虚设装置44'电连接到节点VX。虚设装置44'电连接到虚设装置42'。
虚设电路42a'电连接在虚设装置44'与虚设电路42b'之间。虚设电路42b'电连接到虚设装置44'。虚设电路42b'电连接在参考电压VMID与节点VX之间。
核心装置40'包含晶体管P0及晶体管P1。晶体管P0可被称为核心晶体管。晶体管P1可被称为核心晶体管。晶体管P0可为p沟道MOSFET。晶体管P1可为p沟道MOSFET。本公开中提及的核心晶体管可为构成核心装置的一部分的晶体管。
晶体管P0的源极电连接到晶体管P1的漏极。晶体管P0的漏极在节点VX处电连接到电路16。晶体管P0的栅极经配置以接收参考电压VSSH。晶体管P1的源极电连接到供应电压VDDH。晶体管P1的栅极经配置以接收输入电压VHIN。
虚设电路42a'包含多个晶体管PDY1、PDY2、PDY3、…及PDYn。数字“n”是正整数。晶体管PDY1、PDY2、PDY3、…及PDYn中的每一者可为p沟道MOSFET。
晶体管PDY1的源极及栅极连接在一起。晶体管PDY1的源极电连接到晶体管PDY2的漏极，且晶体管PDY2的源极电连接到晶体管PDY3的漏极，依此类推。晶体管PDY1、PDY2、PDY3、…及PDYn可串联连接，其中共享它们的栅极。晶体管PDYn的源极电连接到虚设电路42b'。晶体管PDYn的源极电连接到晶体管PDZ1的漏极。晶体管PDYn的源极及栅极连接在一起。
虚设电路42b'包含多个晶体管PDZ1、PDZ2、PDZ3、…及PDZn。数字“n”是正整数。晶体管PDZ1、PDZ2、PDZ3、…及PDZn中的每一者可为p沟道MOSFET。晶体管PDZ1的源极电连接到晶体管PDZ2的漏极。晶体管PDZ2、PDZ3、…及PDZn全部包含与晶体管PDZ1相同的配置。晶体管PDZ1、PDZ2、PDZ3、…及PDZn的栅极全部连接到节点VX。晶体管PDZ1、PDZ2、PDZ3、…及PDZn可串联连接，其中共享它们的栅极。
虚设装置44'包含晶体管PDX。晶体管PDX可为p沟道MOSFET。晶体管PDX的栅极、源极及漏极连接在一起。晶体管PDX的栅极、源极及漏极电连接到节点VX。
装置130'的操作与装置100'的操作类似。在一些实施例中，供应电压VDDH可为约1.2V。在一些实施例中，参考电压VSSH可为约0.45V。在一些实施例中，参考电压VMID可为约0.45V。在一些实施例中，参考电压VSSH可不同于参考电压VMID。在一些实施例中，晶体管P1的输入电压VHIN的范围可为从约0.45V到1.2V。晶体管P1的输入电压VHIN可控制晶体管P1接通或关断。
在其中晶体管P1接通的条件下，由晶体管P1驱动的电流将上拉节点VX处的电压。同时，晶体管PDX、PDY1到PDYn及PDZ1到PDZn将全部处于关断状态，这是因为它们的栅极与源极之间不存在电压差。因此，当晶体管P1接通时，虚设装置42'及虚设装置44'将仅消耗非常有限的电流，例如泄漏电流。另外，核心装置40'、虚设装置42'及虚设装置44'的全部晶体管将在SOA中。
应注意，串联连接的晶体管PDY1、PDY2、PDY3、…及PDYn将促进泄漏电流的减少，串联连接的晶体管PDZ1、PDZ2、PDZ3、…及PDZn也将促进泄漏电流的减少。因此，与图1B中展示的虚设装置12'相比，图4B的虚设装置42'将展现较小泄漏电流。
在其中晶体管P1关断的条件下，节点VX处的电压将被拉低到几乎相同于接地(GND)。此时，晶体管PDX、PDY1到PDYn及PDZ1到PDZn将全部处于关断状态，这是因为它们的栅极与源极之间不存在电压差。另外，核心装置40'、虚设装置42'及虚设装置44'的全部晶体管将在SOA中。
针对包含p沟道MOSFET的虚设装置42'及44'，参考电压VMID可由方程2定义。
根据图1A、图1B、图2A、图2B、图3A、图3B、图4A及图4B描述的虚设装置可广泛应用于潜在地在IO电压范围内操作的核心装置。如图1A、图1B、图2A、图2B、图3A、图3B、图4A及图4B中展示的电路结构/配置可广泛应用于潜在地在IO电压范围内操作的核心装置。
下文表1展示根据本公开的一些实施例的虚设装置可应用于的各种条件。可分别在图5A、图5B、图5C及图5D中说明条件1、2、3及4的布局图案。
Figure BDA0003462367080000161
Figure BDA0003462367080000171
表1
图5A、图5B、图5C及图5D各自说明核心装置的布局图案，其中可应用根据本公开的一些实施例的虚设装置。
图5A展示核心晶体管N0及N1的布局150。布局150包含作用区域150a。作用区域150a可被称为连续作用区域。核心晶体管N1可包含偶数指状物。即，核心晶体管N1可包含偶数个栅极N1_g。核心晶体管N0可包含偶数指状物。即，核心晶体管N0可包含偶数个栅极N0_g。
图5A中展示的区域150d表示其中虚设装置可定位于布局150上的区域。
核心晶体管N0的漏极(D)在节点VX处连接到虚设装置(即，区域150d)。再次参考图1A，节点VX可经施加有IO电压范围内的电压(例如，1.2V)。因此，虚设装置的端部(即，区域150d)连接到IO电压范围内的电压(例如，1.2V)。针对其中虚设装置的端部连接到IO电压的布局，可应用如图1A、图1B、图2A、图2B、图3A、图3B、图4A及图4B中展示的电路结构/配置，以便使核心装置及虚设装置在SOA中工作。
图5B展示核心晶体管N0及N1的布局152。布局152包含作用区域152a。作用区域152a可被称为连续作用区域。核心晶体管N1可包含奇数指状物。即，核心晶体管N1可包含偶数个栅极N1_g。核心晶体管N0可包含奇数指状物。即，核心晶体管N0可包含奇数个栅极N0_g。
图5B中展示的区域152d表示其中虚设装置可定位于布局152上的区域。
核心晶体管N0的漏极(D)在节点VX处连接到虚设装置(即，区域152d)。再次参考图1A，节点VX可经施加有IO电压范围内的电压(例如，1.2V)。因此，虚设装置的端部(即，区域152d)连接到IO电压范围内的电压(例如，1.2V)。针对其中虚设装置的端部连接到IO电压的布局，可应用如图1A、图1B、图2A、图2B、图3A、图3B、图4A及图4B中展示的电路结构/配置，以便使核心装置及虚设装置在SOA中工作。
图5C展示核心晶体管N0及N1的布局154。布局152包含作用区域154a。作用区域154a可被称为连续作用区域。核心晶体管N1可包含偶数指状物。即，核心晶体管N1可包含偶数个栅极N1_g。核心晶体管N0可包含奇数指状物。即，核心晶体管N0可包含奇数个栅极N0_g。
图5C中展示的区域154d表示其中虚设装置可定位于布局154上的区域。
核心晶体管N0的漏极(D)在节点VX处连接到虚设装置(即，区域154d)。再次参考图1A，节点VX可经施加有IO电压范围内的电压(例如，1.2V)。因此，虚设装置的端部(即，区域154d)连接到IO电压范围内的电压(例如，1.2V)。针对其中虚设装置的端部连接到IO电压的布局，可应用如图1A、图1B、图2A、图2B、图3A、图3B、图4A及图4B中展示的电路结构/配置，以便使核心装置及虚设装置在SOA中工作。
图5D展示核心晶体管N0及N1的布局156。布局156包含作用区域156a。作用区域156a可被称为连续作用区域。核心晶体管N1可包含奇数指状物。即，核心晶体管N1可包含奇数个栅极N1_g。核心晶体管N0可包含奇数指状物。即，核心晶体管N0可包含奇数个栅极N0_g。
图5D中展示的区域156d表示其中虚设装置可定位于布局156上的区域。
核心晶体管N0的漏极(D)在节点VX处连接到虚设装置(即，区域156d)。再次参考图1A，节点VX可经施加有IO电压范围内的电压(例如，1.2V)。因此，虚设装置的端部(即，区域156d)连接到IO电压范围内的电压(例如，1.2V)。针对其中虚设装置的端部连接到IO电压的布局，可应用如图1A、图1B、图2A、图2B、图3A、图3B、图4A及图4B中展示的电路结构/配置，以便使核心装置及虚设装置在SOA中工作。
图6A说明根据本公开的一些实施例的半导体装置的布局图案。
图6A展示布局160。布局160可为对应于图1A的装置100的布局。布局160包含衬底160s及作用区域160a。作用区域160a可被称为连续作用区域。在布局160中，核心晶体管N0包含三个指状物(即，栅极N0_g)，且核心晶体管N1包含三个指状物(即，栅极N1_g)。虚设装置14的晶体管NDX可包含多个指状物(即，栅极NDX_g)。虚设装置12的晶体管NDY及NDZ可各自包含单个指状物(即，栅极NDY_g及NDZ_g)。
应注意，核心晶体管N0及N1中的指状物的数目与晶体管NDX、NDY及NDZ中的指状物的数目可根据不同设计/目的进行调整/修改，且不限于图6A中展示的数目。
核心晶体管N0的漏极(D)将连接到节点VX(参考图1A)。如先前论述，在装置100的操作期间，节点VX可被上拉到供应电压VDDH(即，IO电压范围内的电压)。因此，如果核心晶体管N0的漏极(D)安置在作用区域160a的端部处，那么在装置100的操作期间可观察到衬底160s与作用区域160a之间的电过应力(Electrical Overstress,EOS)，且接着核心晶体管N0可能无法在SOA中工作。
为了避免衬底160s与作用区域160a之间的电过应力，虚设装置12及14可在布局160中邻近于核心晶体管N0放置。参考图6A中展示的虚设装置12，晶体管NDZ的源极(S)放置在作用区域160a的边缘160aE附近。
再次参考图1A，晶体管NDZ的源极(S)经配置以接收参考电压VMID，且晶体管NDZ的栅极(即，NDZ_g)连接到节点VX。在其中根据先前论述的方程1选择参考电压VMID的条件下，布局160中展示的晶体管NDZ、NDY、NDX、N0及N1全部可在SOA中工作。
参考核心晶体管N1的源极(S)进行比较，核心晶体管N1的源极电连接到接地(GND)，且因此如果核心晶体管N1的源极(S)安置在作用区域160a的端部处，那么将不会观察到衬底160s与作用区域160a之间的电过应力。因此，关于已知技术的虚设装置160_DMY可邻近于核心晶体管N1安置。
图6B说明根据本公开的一些实施例的半导体装置的布局图案。图6B展示布局160'。布局160'可为对应于图1A的装置100的布局。布局160'与图6A的布局160类似，例外之处是布局160'进一步包含金属层及导电通路。
布局160'展示如图1A中提出的电路结构的安置及路由可以简洁方式完成。参考布局160'中的晶体管NDY，晶体管NDY的栅极NDY_g可通过导电通路NDY_v1、金属层160_m1及导电通路NDY_v2电连接到晶体管NDY的源极。晶体管NDY的源极可通过金属层160_m2电连接到节点VZ(再次参考图1A)。
参考布局160'中的晶体管NDX，晶体管NDX的漏极及源极可通过金属层160_m3与导电通路NDX_v1、NDX_v2、NDX_v3及NDX_v4电连接在一起。晶体管NDX的栅极NDX_g可通过导电通路NDX_v5、NDX_v6、NDX_v7、NDX_v8、金属层160_m4、金属层160_m5与导电通路NDX_v9及NDX_v10电连接到晶体管NDX的漏极及源极。晶体管NDX的栅极、源极及漏极可电连接到节点VX(再次参考图1A)。
图7A说明根据本公开的一些实施例的半导体装置的布局图案。
图7A展示布局180。布局180可为对应于图1A的装置100的布局。布局180包含衬底180s及作用区域180a。
作用区域180a可被称为连续作用区域。在布局180中，核心晶体管N0包含两个指状物(即，栅极N0_g)，且核心晶体管N1包含两个指状物(即，栅极N1_g)。虚设装置14的晶体管NDX可包含多个指状物(即，栅极NDX_g)。虚设装置12的晶体管NDY及NDZ可各自包含两个指状物(即，栅极NDY_g及NDZ_g)。
与图6A中展示的布局160相比，在布局180中，虚设装置12可放置在布局180的两侧(即，最左侧及最右侧)上。另外，虚设装置14可放置在布局180的两侧(即，最左侧及最右侧)上。虚设装置12可放置在晶体管N0的两侧上，且虚设装置14可放置在晶体管N0的两侧上。
应注意，核心晶体管N0及N1中的指状物的数目与晶体管NDX、NDY及NDZ中的指状物的数目可根据不同设计/目的进行调整/修改，且不限于图7A中展示的数目。
核心晶体管N0的漏极(D)将连接到节点VX(参考图1A)。如先前论述，在装置100的操作期间，节点VX可被上拉到供应电压VDDH(即，IO电压范围内的电压)。因此，如果核心晶体管N0的漏极(D)安置在作用区域180a的端部处，那么在装置100的操作期间可观察到衬底180s与作用区域180a之间的电过应力，且接着核心晶体管N0可能无法在SOA中工作。
为了避免衬底180s与作用区域180a之间的电过应力，虚设装置12及14可在布局180中邻近于核心晶体管N0放置。参考图7A中展示的虚设装置12，晶体管NDZ的源极(S)放置在作用区域180a的边缘180aE附近。
再次参考图1A，晶体管NDZ的源极(S)经配置以接收参考电压VMID，且晶体管NDZ的栅极(即，NDZ_g)连接到节点VX。在其中根据先前论述的方程1选择参考电压VMID的条件下，布局180中展示的晶体管NDZ、NDY、NDX、N0及N1全部可在SOA中工作。
图7B说明根据本公开的一些实施例的半导体装置的布局图案。图7B展示布局180'。布局180'可为对应于图1A的装置100的布局。布局180'与图7A的布局180类似，例外之处是布局180'进一步包含金属层及导电通路。
布局180'展示如图1A中提出的电路结构的安置及路由可以简洁方式完成。布局180'的晶体管N0、N1、NDX、NDY及NDZ的配置可以与根据图6B描述的方式类似的方式来理解。
图8A说明根据本公开的一些实施例的半导体装置的示意图。
图8A展示装置200。装置200可为电装置。装置200可为半导体装置。装置200可为集成电路(IC)系统。装置200包含核心装置80、虚设装置82及电路16。
核心装置80电连接在电路16与供应电压VDDH之间。电路16电连接到接地(GND)。电路16电连接到节点VX。虚设装置82电连接到节点VX。虚设装置82电连接到核心装置80。虚设装置82电连接到供应电压VDDH。
核心装置80包含晶体管PA及晶体管PB。晶体管PA可被称为核心晶体管。晶体管PB可被称为核心晶体管。晶体管PA可为p沟道MOSFET。晶体管PB可为p沟道MOSFET。本公开中提及的核心晶体管可为构成核心装置的一部分的晶体管。
晶体管PB的源极电连接到晶体管PA的漏极。晶体管PB的漏极在节点VX处电连接到电路16。晶体管PB的栅极经配置以接收参考电压VSSH。晶体管PA的源极电连接到供应电压VDDH。晶体管PA的栅极经配置以接收输入电压VHIN。
虚设装置82包含晶体管PD1及晶体管PD2。晶体管PD1可为p沟道MOSFET。晶体管PD2可为p沟道MOSFET。晶体管PD2的源极电连接到晶体管PD1的漏极。晶体管PD1的源极电连接到晶体管PD1的栅极。晶体管PD1的源极与栅极经配置以接收供应电压VDDH。
晶体管PD2的漏极电连接到节点VX。晶体管PD2的栅极电连接到晶体管PB的栅极。即，虚设装置82将使用与核心装置80相同的偏压，且因此可避免电过应力。
将如下般描述装置200的操作。在一些实施例中，供应电压VDDH可为约1.8V。在一些实施例中，参考电压VSSH可为约0.85V。在一些实施例中，晶体管PA的输入电压VHIN的范围可为约从1.1V到1.8V。晶体管PA的输入电压VHIN可控制晶体管PA接通或关断。
当晶体管PA关断时，施加到晶体管PA的栅极的电压可为1.8V，且节点VX处的电压将为约相同于0V。施加到晶体管PB的栅极的参考电压VSSH可为0.85V。晶体管PD1将由于其VGS等于零而关断。同时，晶体管PD1及PD2两者将在SOA中工作。
当晶体管PA接通时，施加到晶体管PA的栅极的电压可为1.1V，且节点VX处的电压将被上拉到约1.8V。施加到晶体管PB的栅极的参考电压VSSH可为0.85V。晶体管PD1将由于其VGS等于零而关断。同时，晶体管PD1及PD2两者将在SOA中工作。
图8B说明根据本公开的一些实施例的半导体装置的示意图。
图8A展示装置220。装置220可为电装置。装置220可为半导体装置。装置220可为集成电路(IC)系统。装置220包含核心装置90、虚设装置92及电路16。
核心装置90电连接在电路16与供应电压VDDH之间。电路16电连接到接地(GND)。电路16电连接到节点VX。虚设装置92电连接到节点VX。虚设装置92电连接到核心装置90。
核心装置90包含晶体管PA及晶体管PB。晶体管PA可被称为核心晶体管。晶体管PB可被称为核心晶体管。晶体管PA可为p沟道MOSFET。晶体管PB可为p沟道MOSFET。本公开中提及的核心晶体管可为构成核心装置的一部分的晶体管。
晶体管PB的源极电连接到晶体管PA的漏极。晶体管PB的漏极在节点VX处电连接到电路16。晶体管PB的栅极经配置以接收参考电压VSSH。晶体管PA的源极电连接到供应电压VDDH。晶体管PA的栅极经配置以接收输入电压VHIN。
虚设装置92包含晶体管PD1、PD2及PD3。晶体管PD1可为p沟道MOSFET。晶体管PD2可为p沟道MOSFET。晶体管PD3可为p沟道MOSFET。
晶体管PD2的源极电连接到晶体管PD1的漏极。晶体管PD1的源极电连接到晶体管PD1的栅极。晶体管PD1的源极及栅极连接在一起且电连接到晶体管PA的栅极。晶体管PD1的源极与栅极经配置以接收输入电压VHIN。
晶体管PD2的漏极电连接到晶体管PD3的源极。晶体管PD2的栅极电连接到晶体管PB的栅极，且经配置以接收参考电压VSSH。即，虚设装置92将使用与核心装置90相同的偏压，且因此可避免电过应力。晶体管PD3的漏极及栅极连接在一起。晶体管PD3的漏极电连接到节点VX。
将如下般描述装置220的操作。在一些实施例中，供应电压VDDH可为约1.8V。在一些实施例中，参考电压VSSH可为约0.85V。在一些实施例中，晶体管PA的输入电压VHIN的范围可为约从1.1V到1.8V。晶体管PA的输入电压VHIN可控制晶体管PA接通或关断。
当晶体管PA关断时，施加到晶体管PA的栅极的电压可为1.8V，且节点VX处的电压将为约相同于0V。施加到晶体管PB的栅极的参考电压VSSH可为0.85V。晶体管PD1及PD2将由于它们的VGS等于零而关断。同时，晶体管PD1、PD2及PD3将全部在SOA中工作。
当晶体管PA接通时，施加到晶体管PA的栅极的电压可为1.1V，且节点VX处的电压将被上拉到约1.8V。施加到晶体管PB的栅极的参考电压VSSH可为0.85V。晶体管PD1及PD2将由于它们的VGS等于零而关断。同时，晶体管PD1、PD2及PD3将全部在SOA中工作。
图9A说明根据本公开的一些实施例的半导体装置的布局图案。
图9A展示布局240。布局240可为对应于图8A的装置200的布局。布局240包含阱区域240w及作用区域240a。在一些实施例中，阱区域240w可为n型阱。在一些实施例中，作用区域240a可经掺杂有p型杂质。尽管图9A中未描绘，然应理解，阱区域240w及作用区域240a可放置在衬底上。
晶体管PD1的栅极经配置以接收供应电压VDDH。晶体管PD2的栅极经配置以接收参考电压VSSH。晶体管PB的栅极经配置以接收参考电压VSSH。晶体管PA的栅极经配置以接收输入电压VHIN。阱区域240w电连接到供应电压VDDH。
晶体管PD1的源极(S)邻近于作用区域240a的边缘240aE1放置，且电连接到供应电压VDDH。晶体管PA的源极(S)邻近于作用区域240a的边缘240aE2放置，且电连接到供应电压VDDH。
参考布局240上的晶体管PD1及PA，由于晶体管PD1的源极(S)、晶体管PA的源极(S)及阱区域240w全部电连接到供应电压VDDH，因此在作用区域240a与阱区域240w之间不存在电压差。因此，不会观察到作用区域240a与阱区域240w之间的电过应力，且布局240的全部晶体管PD1、PD2、PA及PB可在SOA中工作。
图9B说明根据本公开的一些实施例的半导体装置的布局图案。
图9B展示布局260。布局260可为对应于图8B的装置220的布局。布局260包含阱区域260w及作用区域260a。在一些实施例中，阱区域260w可为n型阱。在一些实施例中，作用区域260a可经掺杂有p型杂质。尽管图9B中未描绘，然应理解，阱区域260w及作用区域260a可放置在衬底上。
晶体管PD1的栅极经配置以接收输入电压VHIN，其范围可为从1.1V到1.8V。晶体管PD2的栅极经配置以接收参考电压VSSH。晶体管PB的栅极经配置以接收参考电压VSSH。
晶体管PA的栅极经配置以接收输入电压VHIN。阱区域260w电连接到供应电压VDDH。晶体管PD1的源极(S)邻近于作用区域260a的边缘260aE1放置，且电连接到输入电压VHIN。晶体管PA的源极(S)邻近于作用区域260a的边缘260aE2放置，且电连接到供应电压VDDH。
参考布局260上的晶体管PA，由于晶体管PA的源极(S)及阱区域260w两者电连接到供应电压VDDH，因此在作用区域260a与阱区域260w之间不存在电压差。另外，参考布局260上的晶体管PD1，晶体管PD1的源极(S)电连接到输入电压VHIN，其范围可为从1.1V到1.8V，且阱区域260w电连接到供应电压VDDH，其可为1.8V。因此，不会观察到作用区域260a与阱区260w之间的电过应力，且布局260的全部晶体管PD1、PD2、PD3、PA及PB可在SOA中工作。
图10说明根据本公开的一些比较实施例的半导体装置的布局图案。
图10展示布局300。布局300包含衬底300s及作用区域300a。核心晶体管N0'放置在布局300的中间，而两个虚设晶体管ND1及ND2放置在核心晶体管N0'的两侧上。作用区域300a的边缘300aE附近的核心晶体管N0'的漏极(D)可经施加有IO电压范围内的电压(例如，1.2V)。虚设晶体管ND1及ND2根据现有技术来配置。将虚设晶体管ND1作为实例，虚设晶体管ND1的栅极ND1_g、漏极及源极全部连接到接地(GND)。另外，衬底300s将连接到接地(GND)。
因此，由于核心晶体管N0'的漏极(D)可经施加有IO电压范围内的电压(例如，1.2V)，因此可观察到衬底300s与作用区域300a之间的电过应力。因此，针对在IO电压范围内操作的核心晶体管，根据现有技术配置的虚设晶体管是不适用的。
图11说明根据本公开的一些实施例的包含用于制造半导体装置的操作的流程图。
图11包含用于制造半导体装置的操作1102、1104、1106、1108、1110、1112、1114及1116。在操作1102中，形成衬底。在操作1102中形成的衬底可包含例如但不限于硅(Si)、掺杂Si、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)或其它半导体材料。在操作1102中形成的衬底可包含例如但不限于蓝宝石、绝缘体上硅(SOI)或其它合适材料。在一些实施例中，在操作1102中形成的衬底可包含硅材料。在一些实施例中，在操作1102中形成的衬底可为硅衬底。
在操作1104中，可在衬底上形成作用区域。在操作1104中形成的作用区域可对应于图9A的作用区域240a或图9B的作用区域260a。
在操作1106中，形成具有经配置以接收IO电压范围内的第一电压的漏极的第一核心晶体管。在操作1106中形成的第一核心晶体管可对应于图8A的核心晶体管PB或图8B的核心晶体管PB。图8A的核心晶体管PB具有经配置以接收节点VX处的电压的漏极，所述电压在IO电压范围内。图8B的核心晶体管PB具有经配置以接收节点VX处的电压的漏极，所述电压在IO电压范围内。
在操作1108中，形成具有邻近于作用区域的边缘的源极的第二核心晶体管。在操作1108中形成的第二核心晶体管可对应于图8A的核心晶体管PA或图8B的核心晶体管PA。参考图9A，核心晶体管PA的源极(S)邻近于作用区域240a的边缘240aE2放置。类似地，参考图9B，核心晶体管PA的源极(S)邻近于作用区域260a的边缘260aE2放置。
在操作1110中，形成具有第一虚设晶体管及第二虚设晶体管的虚设装置。在操作1110中形成的第一虚设晶体管可对应于图8A或图8B的虚设晶体管PD2。在操作1110中形成的第二虚设晶体管可对应于图8A或图8B的虚设晶体管PD1。
在操作1112中，将第二虚设晶体管的漏极连接到第一虚设晶体管的源极。参考图8A或图8B，虚设晶体管PD1的漏极连接到虚设晶体管PD2的源极。
在操作1114中，将第一虚设晶体管的栅极连接到第一核心晶体管的栅极。参考图8A或图8B，虚设晶体管PD2的栅极连接到核心晶体管PB的栅极。
在操作1116中，将第二虚设晶体管的源极连接到第二虚设晶体管的漏极。参考图8A或图8B，虚设晶体管PD1的源极连接到虚设晶体管PD1的漏极。
本公开的一些实施例提供一种半导体装置。所述半导体装置包括：核心晶体管，其具有经配置以接收第一电压的漏极；及第一虚设装置，其连接到所述核心晶体管的所述漏极，所述第一虚设装置具有第一虚设晶体管及第二虚设晶体管。其中所述第一虚设晶体管的栅极及源极彼此连接。其中所述第二虚设晶体管的漏极连接到所述第一虚设晶体管的所述源极。其中所述第二虚设晶体管的栅极连接到所述核心晶体管的所述漏极。
本公开的一些实施例提供一种半导体装置。所述半导体装置包括：衬底；连续作用区域，其在所述衬底上；及核心晶体管，其具有经配置以接收第一电压的漏极。所述半导体装置进一步包括连接到所述核心晶体管的所述漏极的虚设装置，所述虚设装置具有第一虚设晶体管及第二虚设晶体管。其中所述第二虚设晶体管的漏极连接到所述第一虚设晶体管的所述源极，且其中所述第二虚设晶体管的源极邻近于所述连续作用区域的边缘放置。
本公开的一些实施例提供一种用于制造半导体装置的方法。所述方法包括形成具有经配置以接收IO电压范围内的第一电压的漏极的第一核心晶体管。所述方法包括形成具有第一虚设晶体管及第二虚设晶体管的虚设装置。所述方法包括将所述第二虚设晶体管的漏极连接到所述第一虚设晶体管的源极。所述方法进一步包括将所述第一虚设晶体管的栅极连接到所述第一核心晶体管的栅极。
前文概述若干实施例的结构，使得所属领域的技术人员可更佳地理解本公开的方面。所属领域的技术人员应了解，其可容易地使用本公开作为设计或修改用于实行本文中介绍的实施例的相同目的及/或达成相同优点的其它过程及结构的基础。所属领域的技术人员还应认识到，此类等效构造不脱离本公开的精神及范围，且其可在不脱离本公开的精神及范围的情况下在本文中进行各种改变、替换及更改。
符号说明
10:核心装置
10':核心装置
12:虚设装置
12':虚设装置
14:虚设装置
14':虚设装置
16:电路
20:核心装置
20':核心装置
22:虚设装置
22':虚设装置
24:虚设装置
24':虚设装置
30:核心装置
30':核心装置
32:虚设装置
32':虚设装置
32a:虚设电路
32a':虚设电路
32b:虚设电路
32b':虚设电路
34:虚设装置
34':虚设装置
40:核心装置
40':核心装置
42:虚设装置
42':虚设装置
42a:虚设电路
42a':虚设电路
42b:虚设电路
42b':虚设电路
44:虚设装置
44':虚设装置
80:核心装置
82:虚设装置
90:核心装置
92:虚设装置
100:装置
100':装置
110:装置
110':装置
120:装置
120':装置
130:装置
130':装置
150:布局
150a:作用区域
150d:区域
152:布局
152a:作用区域
152d:区域
154:布局
154a:作用区域
154d:区域
156:布局
156a:作用区域
156d:区域
160:布局
160':布局
160a:作用区域
160aE:边缘
160_DMY:虚设装置
160_m1到160_m5:金属层
160s:衬底
180:布局
180':布局
180a:作用区域
180aE:边缘
180s:衬底
200:装置
220:装置
240:布局
240a:作用区域
240aE1:边缘
240aE2:边缘
240w:阱区域
260:布局
260a:作用区域
260aE1:边缘
260aE2:边缘
260w:阱区域
300:布局
300a:作用区域
300aE:边缘
300s:衬底
1102:操作
1104:操作
1106:操作
1108:操作
1110:操作
1112:操作
1114:操作
1116:操作
GND:接地
N0:晶体管
N0':晶体管
N0_g:栅极
N1:晶体管
N1_g:栅极
ND1:虚设晶体管
ND1_g:栅极
ND2:虚设晶体管
NDX:晶体管
NDX_g:栅极
NDX_v1到NDX_v10:导电通路
NDY:晶体管
NDY1到NDYn:晶体管
NDY_g:栅极
NDY_v1:导电通路
NDY_v2:导电通路
NDZ:晶体管
NDZ1到NDZn:晶体管
NDZ_g:栅极
P0:晶体管
P1:晶体管
PA:晶体管
PB:晶体管
PD1:晶体管
PD2:晶体管
PD3:晶体管
PDX:晶体管
PDY:晶体管
PDY1到PDYn:晶体管
PDZ:晶体管
PDZ1到PDZn:晶体管
VDDH:供应电压
VDDL:参考电压
VHIN:输入电压
VIN:输入电压
VMID:参考电压
VSSH:参考电压
VX:节点
VY:节点
VZ:节点。

Claims (10)

1.一种半导体装置，其包括：
核心晶体管，其具有经配置以接收第一电压的漏极；及
第一虚设装置，其连接到所述核心晶体管的所述漏极，所述第一虚设装置具有第一虚设晶体管及第二虚设晶体管，其中
所述第一虚设晶体管的栅极与源极彼此连接，
所述第二虚设晶体管的漏极连接到所述第一虚设晶体管的所述源极，且
所述第二虚设晶体管的栅极连接到所述核心晶体管的所述漏极。
2.根据权利要求1所述的半导体装置，其中所述第二虚设晶体管的源极经配置以接收第一参考电压。
3.根据权利要求2所述的半导体装置，其中所述核心晶体管的栅极经配置以接收第二参考电压。
4.根据权利要求2所述的半导体装置，其中所述第一电压与所述第一参考电压之间的差小于所述核心晶体管的安全操作区限制。
5.根据权利要求1所述的半导体装置，其中所述第一虚设装置进一步包括连接到所述第一虚设晶体管的漏极的第三虚设晶体管，且其中所述第三虚设晶体管的栅极连接到所述第三虚设晶体管的源极。
6.根据权利要求1所述的半导体装置，其中所述第一虚设装置进一步包括连接到所述第二虚设晶体管的第四虚设晶体管，且其中所述第二虚设晶体管的所述栅极连接到所述第四虚设晶体管的栅极。
7.一种半导体装置，其包括：
衬底；
连续作用区域，其在所述衬底上；
核心晶体管，其具有经配置以接收第一电压的漏极；及
虚设装置，其连接到所述核心晶体管的所述漏极，所述虚设装置具有第一虚设晶体管及第二虚设晶体管，其中
所述第二虚设晶体管的漏极连接到所述第一虚设晶体管的所述源极，且
所述第二虚设晶体管的源极邻近于所述连续作用区域的边缘放置。
8.根据权利要求7所述的半导体装置，其中所述第一虚设晶体管的栅极与源极彼此连接。
9.根据权利要求7所述的半导体装置，其中所述第二虚设晶体管的所述源极经配置以接收第一参考电压。
10.根据权利要求7所述的半导体装置，其中所述第一虚设晶体管具有第一阈值电压且所述第二虚设晶体管具有第二阈值电压，且其中所述第一阈值电压不同于所述第二阈值电压。
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