CN114496768A - 一种纳米柱阵列的制备方法 - Google Patents

一种纳米柱阵列的制备方法 Download PDF

Info

Publication number
CN114496768A
CN114496768A CN202210338480.7A CN202210338480A CN114496768A CN 114496768 A CN114496768 A CN 114496768A CN 202210338480 A CN202210338480 A CN 202210338480A CN 114496768 A CN114496768 A CN 114496768A
Authority
CN
China
Prior art keywords
semiconductor substrate
mask layer
nano
etching
photoresist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210338480.7A
Other languages
English (en)
Inventor
皮孝东
邵秦秦
耿文浩
王蓉
杨德仁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ZJU Hangzhou Global Scientific and Technological Innovation Center
Original Assignee
ZJU Hangzhou Global Scientific and Technological Innovation Center
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ZJU Hangzhou Global Scientific and Technological Innovation Center filed Critical ZJU Hangzhou Global Scientific and Technological Innovation Center
Priority to CN202210338480.7A priority Critical patent/CN114496768A/zh
Publication of CN114496768A publication Critical patent/CN114496768A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00Manufacture or treatment of nanostructures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475Changing the shape of the semiconductor body, e.g. forming recesses
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3063Electrolytic etching
    • H01L21/30635Electrolytic etching of AIIIBV compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Weting (AREA)

Abstract

本发明涉及工艺加工领域,具体用于在半导体衬底上形成纳米柱阵列,包括,提供半导体衬底,并在其上形成上涂有光刻胶,之后在光刻胶上光刻形成图案;在制备好后图案上形成掩膜层,通过掩膜层阻止光线的传播;对包含掩膜层的半导体衬底进行电化学刻蚀,且通过控制刻蚀条件得到不同高度的图案,之后除去掩膜层,所述半导体衬底包括碳化硅衬底片或者氮化镓衬底片,半导体衬底的长和宽尺寸均为2‑8英寸,半导体衬底厚度为200‑500微米,光刻方式采用电子束直写技术,图案为纳米柱阵列形状。本发明中通过采用光电化学刻蚀方法,可在晶圆级宽禁带半导体衬底片表面实现直径尺寸和高度可控的纳米柱阵列的大规模制备,流程简单,成品率高。

Description

一种纳米柱阵列的制备方法
技术领域
本发明涉及半导体加工领域,具体涉及一种纳米柱阵列的制备方法。
背景技术
以氮化镓、碳化硅、氧化锌和金刚石为代表的宽禁带半导体材料目前在功率半导体领域已经形成了全球的材料、器件和应用产业链。宽禁带半导体材料纳米线或纳米柱的制备日益成为半导体器件领域的研究热点,在纳米电子学、超结功率器件、锂电池等新型器件具有广阔的应用前景。
随着微电子工业制造技术的不断发展,目前已有多种工艺方法实现在纳米器件微纳加工领域的具体应用,目前纳米柱结构的制备方法主要有电子束光刻、纳米小球自组装技术、X射线光刻、离子束光刻、纳米压印等等,但是这些技术都很难实现大面积低成本地制备有序高质量的纳米柱阵列结构。
发明内容
本发明针对上述问题,提出了一种纳米柱阵列的制备方法。
本发明采取的技术方案如下:一种纳米柱阵列的制备方法,包括:
提供半导体衬底,在所述半导体衬底表面旋涂有光刻胶,对所述光刻胶进行光刻形成不透明的光刻胶掩模层,所述光刻胶掩模层的图形对应后续形成的纳米柱阵列;
对所述半导体衬底进行紫外光照射,在光刻胶掩模层暴露出的半导体衬底进行光电化学刻蚀,通过选择性刻蚀形成纳米柱阵列图形;
去除所述光刻胶掩模层。
实际使用时,将半导体衬底的下端安装在可控制旋转的轴上,并在半导体衬底上表面滴入光刻胶,同时轴进行转动带动半导体衬底一起转动,利用轴旋转的离心力,使不透明的光刻胶均匀涂在半导体衬底上,当光刻胶涂布均匀后,之后利用电子束直写技术进行光刻,将纳米柱阵列形状的图案呈现在半导体衬底上,并通过曝光与显影技术在半导体衬底上形成掩膜层。
进一步进行光电化学刻蚀,将带有掩膜层的半导体衬底与轴分离,并将其作为工作电极,使用汞或者氧化汞电极作为参比电极,用铂网电极作为对电极,并加入刻蚀液,通过紫外线垂直照射在半导体衬底上,即完成刻蚀过程,在半导体衬底上形成纳米柱阵列。
可选的,所述半导体衬底为n型或半绝缘的碳化硅衬底、n型或半绝缘的氮化镓衬底其中的一种。
通过选用碳化硅衬底片或者氮化镓衬底片,均是宽禁带半导体材料。
可选的,所述紫外光的波长范围为180纳米~380纳米。
可选的,所述光刻方式采用电子束直写光刻技术。
通过电子束直写光刻技术,是利用计算机输入的地址和图形数据控制聚焦电子束在涂有光刻胶的基片上直接绘制电路图形的光刻技术,不需要光学光刻工艺中最昂贵和制备费时的掩膜。
可选的,所述光刻胶掩模层的厚度范围为0.5-2.5微米,每一个纳米柱对应的光刻胶掩模层的图形为圆形,圆形图形的直径范围为10纳米~5微米,相邻圆形图形之间的间隙范围为1微米~20微米。
可选的,采用平行紫外光照射垂直照射到半导体衬底表面。
可选的,所述光电化学刻蚀采用二电极体系,具体结构包括:
将碳化硅作为阳极通过碳化硅上的导电层连接电压输出端,配置刻蚀液,并在刻蚀液中设置阴极连接电压输入端。
可选的,所述刻蚀液包含氧化剂和氧化硅腐蚀液,所述氧化硅腐蚀液为氢氟酸。
可选的,所述光电化学刻蚀采用三电极体系,具体结构包括:
将所述半导体衬底作为工作电极,并采用KOH水溶液作为刻蚀液,使用汞或者氧化汞电极作为参比电极,用铂网电极作为对电极,其中,所述工作电极为阳极,所述对电极为阴极,所述阳极的一端分别连接所述参比电极的一端和电压输出端,所述阴极的一端连接电压输入端。
可选的,紫外光的光源距离刻蚀剂液面高度为5cm-15cm,KOH水溶液的浓度为0.2mol/L-5mol/L,KOH水溶液流速为2mL/min-4 mL/min。
本发明的有益效果是:
本发明通过在半导体衬底表面形成不透明的光刻胶掩模层,所述光刻胶掩模层的图形对应后续形成的纳米柱阵列的图形,当所述半导体衬底进行紫外光照射,半导体衬底暴露部分的底部吸收紫外光并激发空穴-电子对,并对所述半导体衬底进行光电化学刻蚀,通过选择性刻蚀形成纳米柱阵列。由于紫外光只会照射到半导体衬底暴露部分的底部,在所述半导体衬底暴露部分的底部形成空穴-电子对,不会照射到光刻胶掩模层底部纳米柱对应的侧壁,不会在光刻胶掩模层底部纳米柱对应的侧壁形成空穴-电子对,因此光电化学刻蚀只会向下刻蚀而不会向侧壁刻蚀,最终形成的纳米柱阵列的尺寸和光刻胶掩模层的图形尺寸几乎一致,侧壁形貌佳,且通过刻蚀时间的控制,可在晶圆级宽禁带半导体衬底片表面实现直径尺寸和高度可控的纳米柱阵列的大规模制备,流程简单,成本低,效率高,成品率高。
附图说明
图1是本发明实施例中一种纳米柱阵列的制备方法的流程示意图。
图2是本发明实施例中一种纳米柱阵列的制备方法的剖视图。
图3是本发明实施例中光电化学刻蚀装置的结构示意图。
图4是本发明实施例中紫外线光照在半导体衬底上的结构示意图。
图中各附图标记为:
1、半导体衬底;2、参比电极;3、对电极;4、搅拌子;5、聚四氟乙烯电解槽;6、刻蚀液入口;7、刻蚀液出口;8、光刻胶掩膜层;9、光刻胶膜。
具体实施方式
下面结合各附图,对本发明做详细描述。
如图1和图2所示,本发明实施例提供了一种纳米柱阵列的制备方法,包括:
步骤S100,提供半导体衬底,在所述半导体衬底表面旋涂有光刻胶,对所述光刻胶进行光刻形成不透明的光刻胶掩模层,所述光刻胶掩模层的图形对应后续形成的纳米柱阵列。
步骤S200,对所述半导体衬底进行紫外光照射,在光刻胶掩模层暴露出的半导体衬底进行光电化学刻蚀,通过选择性刻蚀形成纳米柱阵列图形。
步骤S300,去除所述光刻胶掩模层。
具体的,执行步骤S100,提供半导体衬底1,在所述半导体衬底1表面旋涂有光刻胶。
在本实施例中,所述半导体衬底1为宽禁带半导体材料,包括n型或半绝缘的碳化硅衬底、n型或半绝缘的氮化镓衬底其中的一种。在其他实施例中,所述半导体衬底也可以为半导体基片及位于所述半导体基片表面的宽禁带半导体材料外延层,例如n型或半绝缘的碳化硅外延层、n型或半绝缘的氮化镓外延层等。
在涂光刻胶时,将光刻胶滴到半导体衬底1表面,并加速旋转半导体衬底1,光刻胶借助离心作用延展到整个半导体衬底1表面,并持续旋转甩去多余的光刻胶,在半导体衬底1上得到均匀的光刻胶膜9,并对所述光刻胶膜进行烘干。
在本实施例中,所述光刻胶为电子束直写光刻胶,所述电子束直写光刻胶在显影后形成的光刻胶掩模层不透明,使得紫外光不能透过光刻胶掩模层照射到下方的半导体衬底。
形成光刻胶膜9后,对光刻胶膜9进行光刻形成不透明的光刻胶掩模层8,所述光刻胶掩模层8的图形对应后续形成的纳米柱阵列。
在本实施例中,所述光刻采用电子束直写光刻技术,所述电子束直写光刻技术是利用计算机输入的地址和图形数据控制聚焦电子束在涂有光刻胶的基片上直接绘制电路图形的光刻技术,不需要利用价格高贵的掩膜版,降低了成本。
在其他实施例中,也可以采用其他光刻工艺形成不透明的光刻胶掩模层,例如X射线光刻、离子束光刻、投影式光刻等。
执行步骤S200,对所述半导体衬底进行紫外光照射,在光刻胶掩模层暴露出的半导体衬底1进行光电化学刻蚀,通过选择性刻蚀形成纳米柱阵列图形。
在本实施例中,在半导体衬底1表面形成光刻胶掩模层8后,采用平行紫外光照射垂直照射到半导体衬底1表面,所述紫外光的波长范围为180纳米~380纳米。
在本实施例中,光刻胶掩模层的厚度范围为0.5-2.5微米,每一个纳米柱对应的光刻胶掩模层的图形为圆形,圆形图形的直径范围为10纳米~5微米,相邻圆形图形之间的间隙范围为1微米~20微米,在刻蚀过程中,可以根据不同需求可改变刻蚀条件得到不同高度的纳米柱。
在本实施例中,采用三电极体系光电化学刻蚀方法对半导体衬底进行刻蚀。如图3所述,本实施例的光电化学刻蚀装置包括聚四氟乙烯电解槽5,进行电化学刻蚀时,将具有光刻胶掩膜层8的半导体衬底1、参比电极2、对电极3放入到聚四氟乙烯电解槽5中,并利用紫外光垂直照射在宽禁带半导体衬底1上,并从刻蚀液入口6注入刻蚀液,在刻蚀时,通过搅拌子4进行转动,加快刻蚀液流动,提高刻蚀速率,当刻蚀完成后,通过刻蚀液出口7将刻蚀液倒出,其中将具有光刻胶掩膜层8的半导体衬底1作为工作电极,并采用0.2 mol/L-5mol/L的KOH水溶液作为刻蚀液,使用汞或者氧化汞电极作为参比电极,用铂网电极分别作为对电极,所述工作电极为阳极,所述对电极为阴极,所述阳极的一端分别连接所述参比电极的一端和电压输出端,所述阴极的一端连接电压输入端。
其中,当所述半导体衬底为半绝缘型宽禁带半导体衬底,工作电极上施加的恒电位为20-50V,当所述半导体衬底为n型宽禁带半导体衬底,工作电极上施加的恒电位为5-15V。
紫外光的光源距离刻蚀剂液面高度为5-15 cm。
本实施例中,在进行刻蚀时,KOH水溶液浸没半导体衬底1,并通过搅拌子4进行转动,加快KOH水溶液的流动性,加快对半导体衬底1刻蚀的速度,KOH水溶液流速为2-4 mL/min,并加入搅拌子4,其中搅拌子4转速是200-600 r/min。
在使用安装机构安装n型碳化硅、参比电极和对电极,所述n型碳化硅的一端连接电压输出端,所述对电极连接电压输入端具体包括:所述安装结构用于安装n型碳化硅、三电极体系中的对电极和参比电极。
如图4所述,光电化学刻蚀的原理:采用波长为180-380 nm的紫外光垂直照射在表面覆盖光刻胶掩膜层8的宽禁带半导体衬底1上,半导体衬底1表面暴露部分吸收紫外光并激发空穴-电子对,由于所述半导体衬底为n型或半绝缘的宽禁带半导体衬底,当采用三电极体系为半导体衬底1提供恒定正向电位时,可将半导体衬底1表面暴露部分的光生电子导出体系外,而保留光生空穴,在刻蚀剂的参与下对半导体衬底1表面暴露部分进行选择性地刻蚀,最终得到纳米柱阵列排布的半导体衬底。且由于光刻胶掩模层的遮挡,不会对光刻胶掩模层底部的半导体衬底进行刻蚀,也不会对纳米柱的侧壁进行过刻蚀,最终形成的纳米柱阵列的尺寸和光刻胶掩模层的图形尺寸几乎一致,侧壁形貌佳,且通过刻蚀时间的控制,可在晶圆级宽禁带半导体衬底片表面实现直径尺寸和高度可控的纳米柱阵列的大规模制备,流程简单,成本低,效率高,成品率高。
在其他实施例中,当半导体衬底为碳化硅,光电化学刻蚀也可以采用二电极体系,具体结构包括:
将碳化硅衬底作为阳极通过碳化硅衬底底部的导电层连接电压输出端,配置刻蚀液,所述刻蚀液为氧化剂和氧化硅腐蚀液,并在刻蚀液中设置阴极连接电压输入端。
暴露出的碳化硅衬底表面吸收紫外光并激发空穴-电子对,表面的光生电子沿电流转移到阴极上与氧化剂发生反应,氧化硅腐蚀液对具有光生空穴的暴露出的碳化硅衬底表面进行选择性刻蚀。
执行步骤S300,去除所述光刻胶掩模层。
在本实施例中用干法去胶法,利用等离子体将光刻胶去除,以使用氧等离子为例,所述光刻胶掩模层通过在氧等离子体中发生化学反应,生成的气态的CO、CO2和H2O,并利用真空系统抽走反应后的气体。
在其他实施例中,也可以使用有机溶剂去胶,主要是使光刻胶溶于有机溶剂中,从而达到去胶的目的。有机溶剂去胶中使用的溶剂主要有丙酮和芳香族的有机溶剂,无机熔液去胶的原理是利用光刻胶本身也是有机物的特点(主要由碳和氢等元素构成的化合物),通过使用一些无机溶剂(如硫酸和双氧水等),将光刻胶中的碳元素氧化成为二氧化碳,从而将光刻胶从硅片的表面除去。
以上所述仅为本发明的优选实施例,并非因此即限制本发明的专利保护范围,凡是运用本发明说明书及附图内容所作的等效结构变换,直接或间接运用在其他相关的技术领域,均同理包括在本发明的保护范围内。

Claims (10)

1.一种纳米柱阵列的制备方法,其特征在于,包括:
提供半导体衬底,在所述半导体衬底表面旋涂有光刻胶,对所述光刻胶进行光刻形成不透明的光刻胶掩模层,所述光刻胶掩模层的图形对应后续形成的纳米柱阵列;
对所述半导体衬底进行紫外光照射,在光刻胶掩模层暴露出的半导体衬底进行光电化学刻蚀,通过选择性刻蚀形成纳米柱阵列图形;
去除所述光刻胶掩模层。
2.根据权利要求1所述的一种纳米柱阵列的制备方法,其特征在于,所述半导体衬底为n型或半绝缘的碳化硅衬底、n型或半绝缘的氮化镓衬底其中的一种。
3.根据权利要求1所述的一种纳米柱阵列的制备方法,其特征在于,所述紫外光的波长范围为180纳米~380纳米。
4.根据权利要求1所述的一种纳米柱阵列的制备方法,其特征在于,所述光刻采用电子束直写光刻技术。
5.根据权利要求1所述的一种纳米柱阵列的制备方法,其特征在于,所述光刻胶掩模层的厚度范围为0.5-2.5微米,每一个纳米柱对应的光刻胶掩模层的图形为圆形,圆形图形的直径范围为10纳米~5微米,相邻圆形图形之间的间隙范围为1微米~20微米。
6.根据权利要求1所述的一种纳米柱阵列的制备方法,其特征在于,采用平行紫外光垂直照射到半导体衬底表面。
7.根据权利要求1所述的一种纳米柱阵列的制备方法,其特征在于,所述光电化学刻蚀采用二电极体系,具体结构包括:
将所述半导体衬底作为阳极,通过半导体衬底的导电层连接电压输出端,配置刻蚀液,并在刻蚀液中设置阴极连接电压输入端。
8.根据权利要求7所述的一种纳米柱阵列的制备方法,其特征在于,
所述刻蚀液包含氧化剂和氧化硅腐蚀液,所述氧化硅腐蚀液为氢氟酸。
9.根据权利要求1所述的一种纳米柱阵列的制备方法,其特征在于,所述光电化学刻蚀采用三电极体系,具体结构包括:
将所述半导体衬底作为工作电极,并采用KOH水溶液作为刻蚀液,使用汞或者氧化汞电极作为参比电极,用铂网电极作为对电极,其中,所述工作电极为阳极,所述对电极为阴极,所述阳极的一端分别连接所述参比电极的一端和电压输出端,所述阴极的一端连接电压输入端。
10.根据权利要求9所述的一种纳米柱阵列的制备方法,其特征在于,紫外光的光源距离刻蚀剂液面高度为5cm-15cm,KOH水溶液的浓度为0.2mol/L-5mol/L,KOH水溶液流速为2mL/min-4 mL/min。
CN202210338480.7A 2022-04-01 2022-04-01 一种纳米柱阵列的制备方法 Pending CN114496768A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210338480.7A CN114496768A (zh) 2022-04-01 2022-04-01 一种纳米柱阵列的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210338480.7A CN114496768A (zh) 2022-04-01 2022-04-01 一种纳米柱阵列的制备方法

Publications (1)

Publication Number Publication Date
CN114496768A true CN114496768A (zh) 2022-05-13

Family

ID=81488314

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210338480.7A Pending CN114496768A (zh) 2022-04-01 2022-04-01 一种纳米柱阵列的制备方法

Country Status (1)

Country Link
CN (1) CN114496768A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114883423A (zh) * 2022-05-20 2022-08-09 江南大学 用于高增益紫外光电探测器的碳化硅超构表面及制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200731018A (en) * 2006-02-07 2007-08-16 Univ Tsing Hua Method and apparatus for photoelectrochemical etching
CN105845552A (zh) * 2016-03-14 2016-08-10 山东大学 一种去除 SiC 衬底外延石墨烯缓冲层的光电化学刻蚀方法
CN105957801A (zh) * 2016-05-31 2016-09-21 中国科学院半导体研究所 氮化镓纳米锥和氮化镓纳米柱混合阵列的制作方法
CN110172349A (zh) * 2019-05-08 2019-08-27 厦门大学 一种氮化镓半导体光电化学刻蚀液及加工方法
CN113871294A (zh) * 2021-09-26 2021-12-31 广东工业大学 一种金属辅助光化学刻蚀碳化硅纳米孔阵列的加工方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200731018A (en) * 2006-02-07 2007-08-16 Univ Tsing Hua Method and apparatus for photoelectrochemical etching
CN105845552A (zh) * 2016-03-14 2016-08-10 山东大学 一种去除 SiC 衬底外延石墨烯缓冲层的光电化学刻蚀方法
CN105957801A (zh) * 2016-05-31 2016-09-21 中国科学院半导体研究所 氮化镓纳米锥和氮化镓纳米柱混合阵列的制作方法
CN110172349A (zh) * 2019-05-08 2019-08-27 厦门大学 一种氮化镓半导体光电化学刻蚀液及加工方法
CN113871294A (zh) * 2021-09-26 2021-12-31 广东工业大学 一种金属辅助光化学刻蚀碳化硅纳米孔阵列的加工方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114883423A (zh) * 2022-05-20 2022-08-09 江南大学 用于高增益紫外光电探测器的碳化硅超构表面及制备方法
CN114883423B (zh) * 2022-05-20 2024-03-01 江南大学 用于高增益紫外光电探测器的碳化硅超构表面及制备方法

Similar Documents

Publication Publication Date Title
US10756220B2 (en) Cone-shaped holes for high efficiency thin film solar cells
Peng et al. Fabrication and photovoltaic property of ordered macroporous silicon
CN102556949A (zh) 一种尺寸可控的硅微/纳米线阵列的制备方法
CN103400878B (zh) 一种氧化锌纳米铅笔阵列电极及其制备方法和应用
CN106498372A (zh) 光沉积制备Bi/BiVO4复合光电阳极材料的方法
CN113897683B (zh) 一种n型碳化硅单晶片剥离方法及剥离装置
CN107574456A (zh) 一种超薄二硫化钼纳米片/硅纳米线异质结结构的制备方法
CN105789042A (zh) 一种硅微米线阵列的制备工艺
CN114496768A (zh) 一种纳米柱阵列的制备方法
CN112614945A (zh) 具有沟槽阵列结构的微纳单晶柔性光电探测器及其制备
Qu et al. Heterointegration of Pt/Si/Ag nanowire photodiodes and their photocatalytic properties
CN104593814A (zh) MoS2修饰硅纳米线阵列光电化学析氢电极及制备方法和基于该电极的电极体系
US20190189459A1 (en) Processing device for the third generation semiconductor materials
CN110098337A (zh) 一种二氧化锡/氧化锌复合纳米线材料及其制备方法
Chen et al. Silicon carbide nano-via arrays fabricated by double-sided metal-assisted photochemical etching
Djenizian et al. Electrochemical fabrication of tin nanowires: a short review
CN101603939A (zh) 一种电化学超微组合电极及其制备方法
CN103950889B (zh) 一种场发射性能优良具有尖端结构的硅纳米线阵列的制备方法
CN110067022A (zh) 一种单晶GaN纳米线及其制备方法
US11827997B2 (en) Stripping method and stripping device for silicon carbide single crystal wafers
Wang et al. Nonaqueous organic electrolyte for photoelectrochemical etching of gallium nitride surface
Kubota et al. Chemical etching of InP assisted by graphene oxide
KR101132273B1 (ko) 하이브리드 태양전지 및 그 제조 방법
CN113087088B (zh) 一种光电催化析氢同步降解水中污染物的方法
CN117116662B (zh) 一种纸基氧化铋-Bi纳米簇光电极材料及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20220513