CN114465469B - 一种带有死区控制功能的自举电荷泵 - Google Patents

Abstract

本发明涉及电子电路技术，具体涉及一种带有死区控制功能的自举电荷泵电路，包含浮动电源轨电路，死区控制电路，自举电荷泵主体电路；浮动电源轨电路用于产生一个以自举电容的负端为参考地的电源轨，以此作为死区控制电路的正端供电电源轨；死区控制电路包含电平移位电路、非交叠时钟产生电路、反馈逻辑控制电路，用于产生自举电荷泵主体电路中控制上管和下管开启和关断信号的死区时间，以防止上管和下管同时开启而产生过大的穿通电流，并减少了自举过程中的电荷损耗。本发明通过结合Dickson电荷泵、浮动电源轨、自举技术、死区控制技术实现了一款高效率、低电荷损耗的自举电荷泵电路，可实现较高电压的自举，以作为高侧功率NMOS管的栅压驱动。

Description

一种带有死区控制功能的自举电荷泵

技术领域

本发明涉及电子电路技术，具体涉及一种带有死区控制功能的自举电荷泵。

背景技术

自举技术广泛应用于桥式逆变器、高侧开关、半桥驱动、三相桥驱等，可提供一个高于供电电压的浮动电源轨，用于驱动高侧N型功率管。相较于传统的高频变压器，自举技术具有体积小、高可靠性、成本低等优势。

然而，传统的自举技术通常采用半桥结构，需要对自举电容进行周期性地充电和放电，因而不能达到100％的占空比，无法适用于某些需要功率管常开的应用。一种方法是将自举技术和电荷泵技术进行结合，使其实现自举功能的同时还能维持100％占空比的栅极驱动电压。不过该方法涉及到自举电容和自举管栅极的充放电过程，进而存在自举管和放电管同时开启的问题，因此就需要加入死区时间控制，否则会在充放电过程和自举过程中带来过大的电荷损耗。

发明内容

针对上述充放电过程和自举过程中涉及到的死区控制问题，本发明提供一种带有死区控制功能的自举电荷泵电路。其中，自举电荷泵主体电路实现了电压的泵升与自举；浮动电源轨电路模块提供了一个以自举电容负极作为参考地的供电电压，该电压作为自举管的逻辑控制模块的供电；死区控制模块包含电平移位电路、非交叠时钟产生电路、反馈逻辑控制电路等子电路，主要用于提供自举电荷泵主体电路在充放电和自举过程中所需的死区控制。

本发明的技术方案如下：

带有死区控制功能的自举电荷泵，包含自举电荷泵主体电路，浮动电源轨电路，死区控制电路；

所述自举电荷泵主体电路包括电压源V1、浮动电源轨(Floating Rail)、死区控制模块(Dead Time Control)、负载(LOAD)、第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第一电容C1、第二电容C2、第一二极管D1、第二二极管D2、第三二极管D3、第四二极管D4；其中，M1的栅极接时钟CLK_AVDD，其漏极与D3的阴极、M2的漏极和M3的栅极互连，源极接地AGND；M2的栅极接高侧时钟CLK_PG_VDDL，其源极连接浮动电源轨VDDL；M3的漏极与M4的源极和负载LOAD的正端互连，其源极与D3的阳极、C2的负极板互连；M4的栅极与D4的阴极连接，其漏极接功率电源PVDD；负载LOAD的负端接功率地PGND；D1的阳极接电源V1，其阴极与C1的正极板和D2的阳极互连；D2的阴极与C2的正极板、D4的阳极、高侧电源轨VDDH互连；C1的负极板接时钟CLK_AVDD；

所述浮动电源轨电路模块包括第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20、第二十一MOS管M21、第二十二MOS管M22、第二十三MOS管M23、第二十四MOS管M24、第二十五MOS管M25；第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4；第三电容C3；第五二极管D5、第六二极管D6；其中，M5的栅极分别与M6的漏极、R1的一侧、D5的阴极、M8的栅极互相连接，其漏极与M6的源极、M7的源极、R1的另一侧、VDDH脚相互连接，其源极分别与M8的源极、R1的一侧、D6的阴极、C3的一侧、M9的源极、M16的源极、M17的源极、VDDL脚相互连接；M6的栅极与M7的栅极和漏极、M8的漏极相互连接；M9的栅极分别与M10的栅极、M11的栅极、M12的栅极、M13的栅极和漏极、M14的漏极、M15的栅极相互连接，其漏极与M10的源极相连；M10的漏极与M11的源极相连；M11的漏极与M12的源极相连；M12的漏极与M13的源极相连；M14的栅极分别与M20的漏极、M22的栅极、M23的栅极、R2的一侧相互连接，其源极分别与M15的源极、M24的衬底、M25的衬底、C3的另一侧、D5的阳极、D6的阳极、VSSL脚相互连接；M15的漏极分别与M16的栅极、M17的栅极、M19的漏极、R3的一侧相互连接；M16的漏极与M18的源极相连；M17的漏极与M19的源极相连；M18的栅极分别与M19的栅极、R3的另一侧相连，其漏极分别与R2的另一侧、M20的栅极、M21的栅极相互连接；M20的源极与M22的漏极相连；M21的源极与M23的漏极相连；M22的源极分别与M24的栅极、漏极、源极相互连接；M23的源极与R4的一侧相连；M25的栅极分别与其漏极、源极、R4的另一侧相互连接；

所述死区控制电路包括第二十六MOS管M26、第二十七MOS管M27、第二十八MOS管M28、第二十九MOS管M29、第三十MOS管M30、第三十一MOS管M31、第三十二MOS管M32、第三十三MOS管M33、第三十四MOS管M34、第三十五MOS管M35、第三十六MOS管M36、第三十七MOS管M37、第三十八MOS管M38、第三十九MOS管M39、第四十MOS管M40、第四十一MOS管M41、第四十二MOS管M42、第四十三MOS管M43、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第一施密特触发器SCH1、第二施密特触发器SCH2、第三施密特触发器SCH3、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第八反相器INV8、第九反相器INV9、第十反相器INV10、第十一反相器INV11、第十二反相器INV12、第十三反相器INV13、第十四反相器INV14、第十五反相器INV15、第十六反相器INV16、第十七反相器INV17、第十八反相器INV18、第十九反相器INV19、第二十反相器INV20、第二十一反相器INV21、第一同相驱动器DRV1、第二同相驱动器DRV2、第一或非门NOR1、第一与非门NAND1、第二与非门NAND2、第三与非门NAND3、第一延迟单元delay1、第二延迟单元delay2；其中M26的栅极分别与M27的漏极、M29的源极相互连接，其源极分别与M27的源极、M32的源极、M33的源极、M38的源极、M39的源极、R5的一侧、R6的一侧、VDDL脚相互连接，其漏极分别与M27的栅极、M28的源极、SCH1的输入侧相互连接；M28的栅极分别与M29的栅极、M34的栅极、M35的栅极、VSSL脚相互连接，其漏极与M30的漏极相连；M29的漏极与M31的漏极相连；M30的栅极与INV17的输出侧、INV18的输入侧、CLK脚相连，其源极分别与M31的源极、M36的源极、M37的源极、M42的源极、M43的源极、R7的一侧、R8的一侧、模拟地AGND脚相互连接；M31的栅极与INV18的输出侧、CLKB脚相连；M32的栅极分别与M33的漏极、M35的源极、R6的另一侧、SCH2的输入侧相互连接，其漏极分别与M33的栅极、M34的源极、R5的另一侧相互连接；M34的漏极与M36的漏极相连；M35的漏极与M37的漏极相连；M36的栅极与CLK_AVDD相连；M37的栅极与CLKB_AVDD相连；M38的栅极分别与INV4的输出侧、CLKB_PG_VDDL脚相连，其漏极与M40的漏极相连；M39的栅极分别与INV4的输入侧、DRV1的输出侧、CLK_PG_VDDL脚相互连接，其漏极与M41的漏极相连；M40的栅极分别与M41的栅极、AVDD脚相连，其源极分别与M42的漏极、M43的栅极、R7的另一侧、SCH3的输入侧相互连接；M41的源极分别与M42的栅极、M43的漏极、R8的另一侧相互连接；SCH1的输出侧与INV1的输入侧相连；SCH2的输出侧与INV5的输入侧相连；SCH3的输出侧与INV7的输入侧相连；INV1的输出侧与INV2的输入侧相连；INV2的输出侧与NOR1的一侧输入端相连；INV3的输入侧与NOR1的输出侧相连，其输出侧与DRV1的输入侧相连；INV5的输入侧与SCH2的输出侧相连，其输出侧与INV6的输入侧相连；INV6的输出侧与NOR1的另一侧输入端相连；INV7的输入侧与SCH3的输出侧相连，其输出侧与INV8的输入侧相连；INV8的输出侧与NAND1的一侧输入端相连；INV9的输入侧与INV21的输出侧、CLK_B相连，其输出侧与INV10的输入侧相连；INV10的输出侧与NAND1的另一侧输入端相连；INV11的输入侧与NAND1的输出侧相连，其输出侧与DRV2的输入侧相连；INV12的输入侧与DRV2的输出侧相连；INV14的输入侧分别与NAND2的一侧输入端、PWM脚相连，其输出侧与NAND3的一侧输入端相连；INV15的输入侧与NAND2的输出侧相连，其输出侧与delay1的输入侧相连；INV16的输入侧与delay1的输出侧相连，其输出侧分别与INV17的输入侧、NAND3的另一侧输入端相连；INV19的输入侧与NAND3的输出侧相连，其输出侧与delay2的输入侧相连；INV20的输入侧与delay2的输出侧相连；

具体的，M1、M2、M3、M5、M6、M7、M8、M26、M27、M28、M29、M30、M31、M32、M33、M34、M35、M36、M37、M38、M39、M40、M41、M42、M43均为HVBN_LDMOSFET，M4为外置功率MOSFET，其余MOSFETs均为符合电压等级的Core Device，其中M1的衬底接AGND；M2的衬底接VDDL；M3的衬底与源极短接；M5的衬底与源极短接；M6和M7的衬底接VDDH；M8的衬底与源极短接；M26、M27、M28、M29、M32、M33、M34、M35、M38、M39的衬底接VDDL；M30、M31、M36、M37、M40、M41、M42、M43的衬底接AGND。其余MOSFETs中PMOS的衬底均接VDDL，NMOS的衬底均接VSSL。

具体的，M24、M25均为PMOS，其栅漏源短接作为PN结的P区，衬底作为PN结的N区，可视作BE结。可将M24、M25更换为HV Diode或者HV BJT。

具体的，R1、R2、R3、R4均为负温度系数的多晶硅电阻，且温度系数绝对值较小；R5、R6、R7、R8均为大阻值的阱电阻，用作初始态的确定，因而无需考虑其温度系数。

具体的，D1、D2、D3、D4均为正向导通压降较小的肖特基二极管；D5、D6均为齐纳二极管。

具体的SCH1、SCH2、INV1—INV6、NOR1、DRV1的电源端均接VDDL，地端均接VSSL，且均采用HVBN管。SCH3、INV7—INV21、NAND1—NAND3、DRV2的电源端均接AVDD，地端均接AGND。

具体的，负载LOAD可为阻性负载、容性负载、感性负载、电机等。

具体的，delay1、delay2可为反相器链、RC等。

本发明的有益效果为：本发明通过浮动电源轨电路产生了一个浮动电源轨为死区控制电路供电，然后通过死区控制电路产生具有一定死区时间的时钟信号来控制自举电荷泵主体电路的电压泵升过程、放电过程和自举过程，从而实现100％占空比的栅压自举，所述过程中因死区时间的加入使得电荷损失大大减小，从而使得自举电荷泵的效率有所提升。

附图说明

图1所示是本发明提供的自举电荷泵主体电路原理图。

图2所示是本发明提供的浮动电源轨电路原理图。

图3所示是本发明提供的死区控制电路原理图。

图4所示是自举电容C2的电压与外置功率管M4的栅源电压随时间变化的仿真曲线。

图5所示是CLK_AVDD、CLK_PG_VDDL、自举管M3的栅源电压(VG_BOOT-VSSL)随时间变化的仿真曲线。

具体实施方式

下面结合附图和具体实施例，详细描述本发明的技术方案。

如图1所示是本发明提供的自举电荷泵主体电路原理图，包括自举电荷泵主体电路，浮动电源轨电路，死区控制电路。图2为浮动电源轨电路的具体电路结构。图3为死区控制电路的具体电路结构。

首先，整个电路在上电时，先由图3中的R5、R6、R7、R8电阻确定FB_A和FB_B的初始态，FB_A被上拉至VDDL电位，FB_B则被下拉至0电位，CLK_AVDD保持0电位，CLK_PG_VDDL保持VDDL电位，M1和M2也就均处于关闭状态，因而M3也处于关闭状态。此时由于C1的负端和C2的负端均为0电位，电压源V1将对C1和C2电容进行充电至AVDD电位，VDDH的电位随之抬高。图2中，随着VDDH电位的抬高，R1电阻产生电流流过齐纳二极管D5，从而使M5和M8的栅压随之抬升，且由于M5和M8为源随器接法，使VDDL的电位也随之抬升。在VDDL抬升的同时，由M9—M15组成的启动电路使M16—M25、R2—R4组成的高侧电流源电路脱离简并点并顺利启动，使得VDDL到VSSL产生一股稳定的电流漏，从而使M5和M8的栅源电压保持恒定，VDDL将随着VDDH的电位稳定抬升。随着上述启动过程的闭环推进，VDDL电位上升到一定值后，死区产生电路将进入正常工作状态并产生具有一定死区时间的栅极控制信号CLK_AVDD和CLK_PG_VDDL，从而使得电荷泵主体电路开始进入电压泵升状态。上述过程为电荷泵整体电路的上电启动过程，接下来按照电荷泵主体电路、浮动电源轨电路、死区控制电路的顺序进行具体介绍。

图1中，D1、D2、C1、C2、D3、M1构成了Dickson电荷泵结构。当CLK_AVDD为0时，V1通过D1向C1充电；当CLK_AVDD为1时，M1管开启，C1通过D2向C2充电，C2上的电压及其纹波可由如下表达式表示：

其中，I_L为负载电流，T为CLK_AVDD的周期。

C2上的电压可作为浮动电源为高侧电路结构进行供电，VDDH作为供电端，VSSL则作为浮动地。图2中的浮动电源轨模块可通过C2的两端的电压产生一个相对于VSSL较低电位的电压VDDL，并以此作为死区控制模块的供电端。死区控制模块则通过内部逻辑控制，产生一个占空比略大于CLK_AVDD的高侧时钟信号CLK_PG_VDDL(相对于VSSL)，用于控制上管M2的开启和关断。由于死区控制模块的加入，当CLK_AVDD为1时，CLK_PG_VDDL将被置1，当CLK_AVDD为0时，CLK_PG_VDDL被置0，因而不存在上管M2和下管M1同时导通的情况。

当CLK_AVDD为1时，M1打开，CLK_PG_VDDL被置1，M2、M3关闭，电荷泵处于充电状态，C2的负端被下拉至AGND，C2处于充电状态。当CLK为0时，M1关闭，M2开启，M2将对M3的栅极进行充电，M3开启，并将外置功率管M4的源极电位转至C2的负端。由于电容C2的压降无法突变，因此C2正端电位将被自举上去，并对M4管的栅电容进行充电，且此时VDDH的表达式为：

其中，V_source为M4管源极的电位。

经过若干个周期后，若忽略MOS管的压降，则M4的栅源电压为如下表达式：

其中，V_D为二极管正向导通压降，D1、D2、D3、D4均采用正向导通压降较小的肖特基二极管。

图2中，M5—M8、R1、D5、D6、C3构成浮动电源轨主体电路，M9—M15为电流源的启动电路，M16—M25、R2—R4为电流源电路。启动电路可以使电流源电路脱离简并点，电流源电路则为浮动电源轨主体电路中的M5和M8管提供固定电流偏置，从产生相对稳定的VGS电压，D6作为电压保护器件防止输出电压过高，C3可一定程度降低纹波，该浮动电源轨电压可由如下表达式表示：

V_DDL-V_SSL＝V_ZD5-V_GS5,8

其中，V_ZD5为齐纳二极管D5的反向击穿电压，V_GS5,8为M5或M8的栅源电压。V_ZD5的大小由流过D5的稳定电流正相关，且该电流由R1电阻和M6管的电流提供；V_GS5,8的大小则由偏置电流和负载电流共同决定，其表达式如下：

其中，I_R1为电阻R1上的电流，I_M6为M6的电流，β为MOS管的增益因子，V_THN5为M5管的阈值电压，M为M5与M8的宽长比之比，N为M6和M7的宽长比之比，I_bias为电流源的总电流，I_load为带载时的负载电流。

由上式可知，当浮动电源轨接入负载后，负载电流的变化也会使得输出电压变化，进而产生一定大小的纹波。为了降低纹波的影响，因而引入负反馈结构。其中，M6、M7、M8构成局部正反馈PFL，M6、M7、M8、D5构成了局部负反馈结构，M5、M6、M7、M8也构成了局部负反馈结构NFL。PFL由M8共源极与M6共源极组成。第一个NFL由流过M6、M7、M8的电流和D5共同构成，当负载电流增加时，输出电压下降，流过M6、M7、M8的电流也随之增加，因而流过D5的电流随之增加，使得D5的电压升高，M5和M8共漏级的接法使得输出电压升高。第二个NFL分别由M8共栅级、M6共源级、M5共漏级构成。总的环路增益可由如下表达式表示：

其中r_dz5为D5的等效电阻，r_o6为M6的输出电阻，g_mn8为M8的跨导。

电流源为经典的Cascode电流源结构，其中M24和M25管为由HVBN_PMOS管构成的BE结，面积比为1:8，该结构可适用于部分不支持HV_BJT管的工艺。其电流表达式为：

其中，V_BE为BE结电压，V_T为热电压。

M9—M15为启动电路，其作用是使电流源脱离简并点且在启动成功后不影响原电路工作状态。当M16和M17的电流为0时，M15的栅极被M9—M13构成的MOS Diode结构上拉至VDDL，此时M15打开且将M16和M17的栅极下拉，从而产生一股启动电流，又由于M23和M22管构成电流放大结构，因此该启动电流可以持续被放大，直到电流增大到一定程度后使得R4上的压降增大，M23的源极负反馈效应也随之增大，使得整个环路由正反馈变为负反馈，其结果是使得整个电流源电路的工作点稳定，最终启动结束后，M14的栅极被上拉，使得M15栅极被下拉，从而使M15关闭，此时的静态电流由M9—M13串联构成的倒比结构提供，其静态电流大小可忽略。

图3中，PWM输入端口接入一定频率的时钟信号(本仿真采用6.3MHz，占空比50％方波信号)，该时钟信号通过非交叠时钟模块产生一对非交叠时钟信号(CLK和CLK_B)，同时在CLK信号后端接入反相器产生与之反相的CLKB信号。图3所用的非交叠时钟产生模块(Non-overlapping Clock)为经典的由与非门和延迟结构构成的两相非交叠时钟产生电路，延迟单元delay1和delay2可以为反相器链或RC延迟单元，其作用是让CLKB的占空比略大于CLK_B，从而产生一定大小的死区时间，其具体工作原理不再赘述。CLK和CLKB信号通过M26—M31构成的电平移位器Level Shifter1将AGND—AVDD的控制信号转变为VSSL—VDDL电源轨的控制信号。为了防止M26漏端电位摆幅小，因此加入施密特触发器SCH1对其波形整形，之后与FB_A信号进行或非门处理并通过反相器链条DRV1进行驱动能力增强后作为M2管的栅极驱动信号CLK_PG_VDDL。FB_A反馈信号(FB_A-VSSL)由CLK_AVDD信号通过由M32—M37构成的电平移位器Level Shifter2产生，且两者同相。CLK_AVDD则由FB_B反馈信号与CLK_B信号进行与非门处理后通过反相器链条DRV2进行驱动能力增强后产生，并以此作为M1管栅极和C1电容负端的驱动信号。其中，FB_B反馈信号(FB_B-VSSL)由CLK_PG_VDDL信号通过由M38—M43构成的电平移位器Level Shifter3产生，且两者同相。值得注意的是，CLK_PG_VDDL、CLKB_PG_VDDL与FB_A信号均为相对于VSSL电平的信号，CLK、CLKB、CLK_B、CLK_AVDD、CLKB_AVDD、FB_B信号均为相对AGND的信号。根据上述对各个信号的阐述情况，可列出如下逻辑关系式：

根据上述逻辑关系式可知，当CLK_AVDD为1时，CLK_PG_VDDL置1；当CLK_PG_VDDL为0时，CLK_AVDD置0。CLKB的占空比大于CLK_B则会使得CLK_PG_VDDL的占空比大于CLK_AVDD，从而产生对应的死区时间，该死区时间不易过大也不易过小，若死区时间过大则会降低电荷泵效率，若死区时间过小则会加大上管M2和下管M1同时导通的风险。

图4是本发明提供的电容C2电压V_DDH-V_SSL和外置功率管M4的栅源电压V_{GS_M4}随时间变化的仿真曲线，从图中可以看出，当经过6ms左右时，M4管的栅源电压已达到8.5V，功率MOS管处于强导通状态。仿真时V1设置为5V电压源，PWM设置为0—5V振幅，50％占空比，6.3MHz方波信号。

图5是本发明提供的CLK_AVDD、CLK_PG_VDDL、自举管M3的栅源电压(VG_BOOT-VSSL)随时间变化的仿真曲线，从图中可以看出，CLK_AVDD与CLK_PG_VDDL之间的上升沿死区时间为6.5ns，下降沿死区时间为8.3ns。当CLK_AVDD为低电平时，自举管M3的VGS逐渐抬升至4.3V左右，并使M3完全开启，当CLK_AVDD变为高电平时，M3的VGS电压被迅速拉低至-350mV左右，使得M3完全关闭。由于存在死区时间，因此减小了上、下管同时导通带来的电荷损耗。

本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (6)

1.一种带有死区控制功能的自举电荷泵，包含自举电荷泵主体电路，浮动电源轨电路，死区控制电路，

所述自举电荷泵主体电路包括电压源V1、浮动电源轨(Floating Rail)、死区控制模块(Dead Time Control)、负载(LOAD)、第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第一电容C1、第二电容C2、第一二极管D1、第二二极管D2、第三二极管D3、第四二极管D4；

其中，M1的栅极接时钟CLK_AVDD，其漏极与D3的阴极、M2的漏极和M3的栅极互连，源极接地AGND；

M2的栅极接高侧时钟CLK_PG_VDDL，其源极连接浮动电源轨VDDL；

M3的漏极与M4的源极和负载LOAD的正端互连，其源极与D3的阳极、C2的负极板互连；

M4的栅极与D4的阴极连接，其漏极接功率电源PVDD；

负载LOAD的负端接功率地PGND；

D1的阳极接电源V1，其阴极与C1的正极板和D2的阳极互连；

D2的阴极与C2的正极板、D4的阳极、高侧电源轨VDDH互连；

C1的负极板接时钟CLK_AVDD；

所述浮动电源轨电路模块包括第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20、第二十一MOS管M21、第二十二MOS管M22、第二十三MOS管M23、第二十四MOS管M24、第二十五MOS管M25；第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4；第三电容C3；第五二极管D5、第六二极管D6；

其中，M5的栅极分别与M6的漏极、R1的一侧、D5的阴极、M8的栅极互相连接，M5的漏极与M6的源极、M7的源极、R1的另一侧、VDDH脚相互连接，M5的源极分别与M8的源极、R1的一侧、D6的阴极、C3的一侧、M9的源极、M16的源极、M17的源极、VDDL脚相互连接；

M6的栅极与M7的栅极和漏极、M8的漏极相互连接；

M9的栅极分别与M10的栅极、M11的栅极、M12的栅极、M13的栅极和漏极、M14的漏极、M15的栅极相互连接，M9的漏极与M10的源极相连；

M10的漏极与M11的源极相连；

M11的漏极与M12的源极相连；

M12的漏极与M13的源极相连；

M14的栅极分别与M20的漏极、M22的栅极、M23的栅极、R2的一侧相互连接，M14的源极分别与M15的源极、M24的衬底、M25的衬底、C3的另一侧、D5的阳极、D6的阳极、浮动地VSSL相互连接；

M15的漏极分别与M16的栅极、M17的栅极、M19的漏极、R3的一侧相互连接；

M16的漏极与M18的源极相连；

M17的漏极与M19的源极相连；

M18的栅极分别与M19的栅极、R3的另一侧相连，M18的漏极分别与R2的另一侧、M20的栅极、M21的栅极相互连接；

M20的源极与M22的漏极相连；

M21的源极与M23的漏极相连；

M22的源极分别与M24的栅极、漏极、源极相互连接；

M23的源极与R4的一侧相连；

M25的栅极分别与其漏极、源极、R4的另一侧相互连接；

所述死区控制电路包括第二十六MOS管M26、第二十七MOS管M27、第二十八MOS管M28、第二十九MOS管M29、第三十MOS管M30、第三十一MOS管M31、第三十二MOS管M32、第三十三MOS管M33、第三十四MOS管M34、第三十五MOS管M35、第三十六MOS管M36、第三十七MOS管M37、第三十八MOS管M38、第三十九MOS管M39、第四十MOS管M40、第四十一MOS管M41、第四十二MOS管M42、第四十三MOS管M43、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第一施密特触发器SCH1、第二施密特触发器SCH2、第三施密特触发器SCH3、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第八反相器INV8、第九反相器INV9、第十反相器INV10、第十一反相器INV11、第十二反相器INV12、第十三反相器INV13、第十四反相器INV14、第十五反相器INV15、第十六反相器INV16、第十七反相器INV17、第十八反相器INV18、第十九反相器INV19、第二十反相器INV20、第二十一反相器INV21、第一同相驱动器DRV1、第二同相驱动器DRV2、第一或非门NOR1、第一与非门NAND1、第二与非门NAND2、第三与非门NAND3、第一延迟单元delay1、第二延迟单元delay2；

其中M26的栅极分别与M27的漏极、M29的源极相互连接，M26的源极分别与M27的源极、M32的源极、M33的源极、M38的源极、M39的源极、R5的一侧、R6的一侧、VDDL脚相互连接，M26的漏极分别与M27的栅极、M28的源极、SCH1的输入侧相互连接；

M28的栅极分别与M29的栅极、M34的栅极、M35的栅极、VSSL脚相互连接，M28的漏极与M30的漏极相连；

M29的漏极与M31的漏极相连；

M30的栅极与INV17的输出侧、INV18的输入侧、CLK脚相连，M30的源极分别与M31的源极、M36的源极、M37的源极、M42的源极、M43的源极、R7的一侧、R8的一侧、模拟地AGND脚相互连接；

M31的栅极与INV18的输出侧、CLKB脚相连；

M32的栅极分别与M33的漏极、M35的源极、R6的另一侧、SCH2的输入侧相互连接，其漏极分别与M33的栅极、M34的源极、R5的另一侧相互连接；

M34的漏极与M36的漏极相连；

M35的漏极与M37的漏极相连；

M36的栅极与CLK_AVDD相连；

M37的栅极与CLKB_AVDD相连；

M38的栅极分别与INV4的输出侧、CLKB_PG_VDDL脚相连，M38的漏极与M40的漏极相连；

M39的栅极分别与INV4的输入侧、DRV1的输出侧、CLK_PG_VDDL脚相互连接，M39的漏极与M41的漏极相连；

M40的栅极分别与M41的栅极、AVDD脚相连，M40的源极分别与M42的漏极、M43的栅极、R7的另一侧、SCH3的输入侧相互连接；

M41的源极分别与M42的栅极、M43的漏极、R8的另一侧相互连接；

SCH1的输出侧与INV1的输入侧相连；

SCH2的输出侧与INV5的输入侧相连；

SCH3的输出侧与INV7的输入侧相连；

INV1的输出侧与INV2的输入侧相连；

INV2的输出侧与NOR1的一侧输入端相连；

INV3的输入侧与NOR1的输出侧相连，INV3的输出侧与DRV1的输入侧相连；

INV5的输入侧与SCH2的输出侧相连，INV5的输出侧与INV6的输入侧相连；

INV6的输出侧与NOR1的另一侧输入端相连；

INV7的输入侧与SCH3的输出侧相连，INV7的输出侧与INV8的输入侧相连；

INV8的输出侧与NAND1的一侧输入端相连；

INV9的输入侧与INV21的输出侧、CLK_B相连，INV9的输出侧与INV10的输入侧相连；

INV10的输出侧与NAND1的另一侧输入端相连；

INV11的输入侧与NAND1的输出侧相连，INV11的输出侧与DRV2的输入侧相连；

INV12的输入侧与DRV2的输出侧相连；

INV14的输入侧分别与NAND2的一侧输入端、PWM脚相连，INV14的输出侧与NAND3的一侧输入端相连；

INV15的输入侧与NAND2的输出侧相连，INV15的输出侧与delay1的输入侧相连；

INV16的输入侧与delay1的输出侧相连，INV16的输出侧分别与INV17的输入侧、NAND3的另一侧输入端相连；

INV19的输入侧与NAND3的输出侧相连，INV19的输出侧与delay2的输入侧相连；

INV20的输入侧与delay2的输出侧相连。

2.根据权利要求1所述的带有死区控制功能的自举电荷泵，其特征在于，M1、M2、M3、M5、M6、M7、M8、M26、M27、M28、M29、M30、M31、M32、M33、M34、M35、M36、M37、M38、M39、M40、M41、M42、M43均为HVBN_LDMOSFET，M4为外置功率MOSFET，其余MOSFETs均为符合电压等级的CoreDevice，其中M1的衬底接AGND；M2的衬底接VDDL；M3的衬底与源极短接；M5的衬底与源极短接；M6和M7的衬底接VDDH；M8的衬底与源极短接；M26、M27、M28、M29、M32、M33、M34、M35、M38、M39的衬底接VDDL；M30、M31、M36、M37、M40、M41、M42、M43的衬底接AGND，其余MOSFETs中PMOS的衬底均接VDDL，NMOS的衬底均接VSSL。

3.根据权利要求1所述的带有死区控制功能的自举电荷泵，其特征在于，M24和M25被用作二极管，为HV Diode或者HV BJT。

4.根据权利要求1所述的带有死区控制功能的自举电荷泵，其特征在于，SCH1、SCH2、INV1—INV6、NOR1、DRV1的电源端均接VDDL，地端均接VSSL，且均采用HVBN管；SCH3、INV7—INV21、NAND1—NAND3、DRV2的电源端均接AVDD，地端均接AGND。

5.根据权利要求1所述的带有死区控制功能的自举电荷泵，其特征在于，负载LOAD为阻性负载、容性负载或者感性负载。

6.根据权利要求1所述的带有死区控制功能的自举电荷泵，其特征在于，延迟单元delay1、delay2为反相器链或者RC。

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