CN114461006A - 一种基准电压及倍压电路 - Google Patents

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Abstract

本申请公开了一种基准电压及倍压电路，属于微电子技术领域，包括带隙基准电路和基准倍压电路，所述基准倍压电路包括MOS管N1、电流镜像单元和倍压单元，所述MOS管N1采用N型MOS管，MOS管N1的栅极与带隙基准电路的输出端连接，MOS管N1的漏极与电流镜像单元连接，MOS管N1的源极接地，所述电流镜像单元与电源VDD连接，所述倍压单元的一端与电流镜像单元连接，倍压单元的另一端接地。本申请通过利用MOS管替换由双极晶体管和电阻构成的电压网络，或者由运算放大器和电阻网络构成的电压网络，可以简化电路，同时调整MOS管的W/L比例，可以更好地适应低功耗电路。

Description

一种基准电压及倍压电路
技术领域
本申请涉及微电子技术领域，尤其是涉及一种基准电压及倍压电路。
背景技术
带隙基准电路是模拟以及数模混合电路系统的基本模块，用以给模拟及数模混合电路提供一个稳定的基准电压。
目前，在基准电路中，通常包括带隙基准电路和基准倍压电路，带隙基准电压为1.2V，而基准倍压电路用于产生基准电压1.2V增倍的参考电压，通常参考电压是1.2V、2.4V、3.6V等。
针对上述中的相关技术，发明人发现：基准倍压电路通常通过设定电阻的比例关系得到相应的参考电压，而电阻存在消耗，在低功耗电路领域中，为了减小电阻的消耗，通常做法为增大电阻的面积，这样会增加集成芯片的面积。
发明内容
为了降低功耗且减小芯片的面积，本申请提供一种基准电压及倍压电路。
本申请提供的一种基准电压及倍压电路，采用如下的技术方案：
一种基准电压及倍压电路，包括带隙基准电路和基准倍压电路，所述基准倍压电路包括MOS管N1、电流镜像单元和倍压单元，所述MOS管N1采用N型MOS管，MOS管N1的栅极与带隙基准电路的输出端连接，MOS管N1的漏极与电流镜像单元连接，MOS管N1的源极接地，所述电流镜像单元与电源VDD连接，所述倍压单元的一端与电流镜像单元连接，倍压单元的另一端接地；
其中，倍压单元包括多个依次串联的MOS管，且每个MOS管的栅极与自身的漏极连接，若倍压单元采用N型MOS管，则MOS管的栅极作为参考电压输出端；若倍压单元采用P型MOS管，则MOS管的漏极作为参考电压输出端。
通过采用上述技术方案，带隙基准电路产生带隙基准电压，并将带隙基准电压输送到MOS管N1的栅极，MOS管N1将带隙基准电压转换为电流，并通过电流镜像单元将该电流传递到倍压单元，倍压单元中的MOS管将电流转换成带隙基准电压，并且通过串联MOS管的个数来倍增带隙基准电压，以得到不同的参考电压；而MOS管的消耗较小，适合低功耗电路，且能减小芯片的面积。
优选的，所述MOS管N1采用宽长比小于或等于0.1的MOS管，倍压单元中的MOS管的尺寸与MOS管N1的尺寸相同。
通过采用上述技术方案，MOS管的宽长比小于或等于0.1，可以使MOS管的栅极电压为1.2V时产生较小的电流，进一步降低功耗，且沟道调制效应小，有较高的厄利电压。
优选的，所述MOS管N1的宽为2um，MOS管N1的长为20um。
通过采用上述技术方案，MOS管的占用面积较小，可进一步减小芯片的面积。
优选的，所述电流镜像单元包括MOS管P1和MOS管P2，所述MOS管P1和MOS管P2采用P型MOS管，MOS管P1的源极与电源VDD连接，MOS管P1的栅极与MOS管P1的漏极、MOS管N1的漏极连接；所述MOS管P2的源极与电源VDD连接，MOS管P2的栅极与MOS管P1的栅极连接，MOS管P2的漏极与倍压单元连接。
通过采用上述技术方案，MOS管P1和MOS管P2组成1:1比例的电流镜像单元，流过MOS管P1和MOS管P2的电流相同，电路简单，成本低。
优选的，所述电流镜像单元还包括MOS管P3，所述MOS管P3采用P型MOS管，MOS管P3的源极与电源VDD连接，MOS管P3的栅极与MOS管P1的栅极连接，MOS管P3的漏极连接有参考电压单元。
优选的，所述参考电压单元包括MOS管N5，所述MOS管N5采用N型MOS管，MOS管N5的漏极与MOS管P3的漏极、MOS管N5的栅极连接，MOS管N5的源极接地。
通过采用上述技术方案，MOS管N5的栅极产生1倍带隙基准电压的参考电压，可增加一路参考电压，便于电路设计。
优选的，所述带隙基准电路的输出端连接有滤波单元，所述滤波单元的输出端与MOS管N1的栅极连接。
优选的，所述滤波单元包括电阻R4和电容C，所述电阻R4的一端与带隙基准电路的输出端连接，电阻R4的另一端与MOS管N1的栅极、电容C的一端连接，所述电容C的另一端接地。
通过采用上述技术方案，电阻R4和电容C形成RC滤波网络，提高带隙基准电压的稳定性。
综上所述，本申请包括以下至少一种有益技术效果：
1.通过串联MOS管的个数来倍增带隙基准电压，以得到不同的参考电压，而MOS管的消耗较小，适合低功耗电路，且能减小芯片的面积；
2.MOS管的宽长比小于或等于0.1，可以使MOS管的栅极电压为1.2V时产生较小的电流，进一步降低功耗，且沟道调制效应小，有较高的厄利电压；
3.通过电阻R4和电容C形成RC滤波网络，可提高带隙基准电压的稳定性。
附图说明
图1是相关技术中一种适用于低电压输入的带隙基准电路的电路图；
图2是相关技术中一种基准电压及倍压电路的电路图；
图3是相关技术中另一种基准电压及倍压电路的电路图；
图4是相关技术中另一种基准电压及倍压电路的电路图；
图5是相关技术中另一种基准电压及倍压电路的电路图；
图6是本申请实施例1中一种基准电压及倍压电路的电路图；
图7是本申请实施例2中一种基准电压及倍压电路的电路图；
图8是本申请实施例3中一种基准电压及倍压电路的电路图；
图9是本申请实施例4中一种基准电压及倍压电路的电路图。
附图标记说明：
10、带隙基准电路；20、基准倍压电路；21、电流镜像单元；22、倍压单元；30、滤波单元；40、参考电压单元。
具体实施方式
以下结合附图1-9对本申请作进一步详细说明。
参考图1，相关技术公开一种适用于低电压输入的带隙基准电路，包括运算放大器OP1、MOS管P0、电阻R1、电阻R2、电阻R3、三极管Q1和三极管Q2，其中，MOS管P0为P型MOS管，三极管Q1和三极管Q2为PNP型三极管。运算放大器OP1反相端与三极管Q1发射极之间的连接点的电压为VNODE1，运算放大器OP1同相端与电阻R1之间的连接点的电压为VNODE2，VNODE1与VNODE2相等，而电阻R2和电阻R3的阻值相同，电阻R2和电阻R3上产生的电压相等，由此，构成了Wildar电流源。
其中，三极管Q1和三极管Q2发射区的面积比例关系设置为1:8，产生数值为ln8*Vt/R1的PTAT电流，则在三极管Q1与电阻R3串联网络，以及在三极管Q2、电阻R1与电阻R2串联网络上产生的带隙基准电压为：
VBG=(R1+R2)*(ln8*Vt/R1)+VBE
式中，VBG为带隙基准电压，Vt为热电压，VBE为三极管基极与发射极之间的电压。
参考图2，相关技术公开一种基准电压及倍压电路，包括隙基准电路和基准倍压电路20，其中，带隙基准电路10用于产生带隙基准电压VBG，在MOS管P0中产生PTAT电流，并通过构建1:1比例关系的MOS管 P1和MOS管P2传递PTAT电流，MOS管 P1和MOS管P2为P型MOS管，而三极管Q3和电阻R4串联，PTAT电流通过电阻R4，在电阻R4与MOS管P1之间的连接点处产生1倍带隙基准电压的参考电压。其中，三极管Q3、三极管Q4和三极管Q5为PNP型三极管，和电阻R5串联，三极管Q5和电阻R6串联，在电阻R5与三极管Q4集电极的连接点处产生1倍带隙基准电压的参考电压，在电阻R6与MOS管P2源极的连接点处产生2倍带隙基准电压的参考电压。其中，三极管Q3、三极管Q4和三极管Q5为双极型三极管，双极型三极管一种隔离型器件，实现隔离型的三极管需要BCD工艺，无法运用于数字电路中，而电阻R4、电阻R5和电阻R6的设置，会导致功耗增大，芯片面积的增大。
参考图3，相关技术公开一种基准电压及倍压电路，与图2的不同之处在于：三极管Q3、三极管Q4和三极管Q5采用NPN型三极管，其中，在三极管Q4的基极处产生1倍带隙基准电压的参考电压，在三极管Q5的基极处产生2倍带隙基准电压的参考电压。其中，三极管Q3、三极管Q4和三极管Q5为双极型三极管，实现隔离型的三极管需要BCD工艺，无法运用于数字电路中，而电阻R4、电阻R5和电阻R6的设置，会导致功耗增大，芯片面积的增大。
参考图4，相关技术公开一种基准电压及倍压电路，带隙基准电路10产生带隙基准电压VBG，电阻R4和电容C构成RC滤波网络，将带隙基准电压信号VBG滤波成VBG_RC电压信号，该电压信号输入到运算放大器OP2的同相端，运算放大器OP2的输出接MOS管N1的栅极，MOS管N1为N型MOS管，MOS管N1的源极接电阻R7，MOS管N1的漏极连接电源VDD，电阻R7、电阻R6和电阻R5依次串联，电阻R7、电阻R6和电阻R5的阻值相同，电阻R5和电阻R6之间的连接点与运算放大器OP2的反相端连接，其中，在电阻R5与电阻R6之间的连接点处产生1倍带隙基准电压的参考电压，在电阻R6和电阻R7之间的连接点处产生2倍带隙基准电压的参考电压，在电阻R7和MOS管N1之间的连接点处产生3倍带隙基准电压的参考电压。其中，MOS管N1和运算放大器OP2构成的反馈系统，电源VDD需要大于一个MOS管N1的驱动电压和3倍的基准电压之和，而电阻R5、电阻R6、电阻R7的设置，会导致功耗增大，芯片面积的增大。
参考图5，相关技术公开一种基准电压及倍压电路，与图4的不同之处在于：MOS管P1为P型MOS管，其中，在电阻R5与电阻R6之间的连接点处产生1倍带隙基准电压的参考电压，电阻R6和电阻R7之间的连接点处产生2倍带隙基准电压的参考电压，电阻R7和MOS管P1之间的连接点处产生3倍带隙基准电压的参考电压。其中，MOS管P1和运算放大器OP2构成的反馈系统，电源VDD需要大于3倍的基准电压，而电阻R5、电阻R6、电阻R7的设置，会导致功耗增大，芯片面积的增大。
本申请提供一种基准电压及倍压电路。
实施例1
参考图6，基准电压及倍压电路包括带隙基准电路10和基准倍压电路20，带隙基准电路10用于产生带隙基准电压VBG。
基准倍压电路20包括MOS管N1、电流镜像单元21和倍压单元22，MOS管N1采用N型MOS管，MOS管N1的栅极与带隙基准电路10的输出端连接，MOS管N1的漏极与电流镜像单元21连接，MOS管N1的源极接地，电流镜像单元21与电源VDD连接，倍压单元22的一端与电流镜像单元21连接，倍压单元22的另一端接地。
其中，MOS管N1采用隔离型MOS管，可以更好地隔离衬底噪声信号对基准电压的干扰。带隙基准电压VBG输出到MOS管N1的栅极，在MOS管N1上产生的电流IDS为：
IDS=(KPn/2)*(W/L)*(VGS-VTHN)^2
式中：VTHN为开启阈值，可以取0.7V；W/L为MOS管的宽长比；KPn为常数，可以取60uA/V^2；VGS为MOS管栅极与源极之间的电压。
其中，倍压单元22包括多个依次串联的MOS管，且每个MOS管的栅极与自身的漏极连接。在本实施例中，倍压单元22采用N型MOS管，例如，倍压单元22包括MOS管N2、MOS管N3和MOS管N4，其中，MOS管N4的漏极与电流镜像单元21连接，MOS管N4的栅极与MOS管N4的漏极连接，MOS管N4的源极与MOS管N3的漏极连接，MOS管N3的栅极与MOS管N3的漏极连接，MOS管N3的源极与MOS管N2的漏极连接，MOS管N2的栅极与MOS管N2的漏极连接，MOS管N2的源极接地。
MOS管N1、MOS管N2、MOS管N3和MOS管N4采用宽长比小于或等于0.1的MOS管；例如，MOS管N1、MOS管N2、MOS管N3和MOS管N4的宽均为2um，MOS管N1、MOS管N2、MOS管N3和MOS管N4的长均为20um；MOS管N1、MOS管N2、MOS管N3和MOS管N4均采用隔离型的增强型场效应晶体管。
电流IDS流到MOS管N4，在MOS管N4上产生的电压VGS为：
VGS=(2*IDS/(KPn*(W/L)))^0.5+VTHN
在电流镜像单元21的作用下，流过MOS管N2、MOS管N3和MOS管N4的电流与电流IDS相同，MOS管N2、MOS管N3和MOS管N4串联后，相邻MOS管之间的栅极与源极连接在一起，使得MOS管不存在衬偏效应。电流IDS由带隙基准电压来决定，则在MOS管N2、MOS管N3和MOS管N4上产生的电压VGS均等于带隙基准电压，故，MOS管N2的栅极电压为1倍的带隙基准电压，MOS管N3的栅极电压为2倍的带隙基准电压，MOS管N4的栅极电压为3倍的带隙基准电压。
电流镜像单元21包括MOS管P1和MOS管P2，MOS管P1和MOS管P2采用P型MOS管，MOS管P1的源极与电源VDD连接，MOS管P1的栅极与MOS管P1的漏极、MOS管N1的漏极连接。MOS管P2的源极与电源VDD连接，MOS管P2的栅极与MOS管P1的栅极连接，MOS管P2的漏极与MOS管N4的漏极连接。
实施例1的实施原理为：带隙基准电路10产生带隙基准电压，并将带隙基准电压输送到MOS管N1的栅极，MOS管N1将带隙基准电压转换为电流，并通过电流镜像单元21将该电流传递到倍压单元22，倍压单元22中的MOS管将电流转换成带隙基准电压，并且通过串联MOS管的个数来倍增带隙基准电压，以得到不同的参考电压。其中，若要产生n倍的带隙基准电压，则串联n个隔离型的MOS管即可，此时，电源VDD的电压需要大于n倍的带隙基准电压。
通过利用MOS管替换由双极晶体管和电阻构成的电压网络，或者由运算放大器和电阻网络构成的电压网络，可以简化电路，同时调整MOS管的W/L比例，可以更好地适应低功耗电路，并减小芯片的面积。
实施例2
参照图7，本实施例与实施例1的不同之处在于，带隙基准电路10的输出端还连接有滤波单元30，在本实施例中，滤波单元30包括电阻R4和电容C，电阻R4的一端与带隙基准电路10的输出端连接，电阻R4的另一端与MOS管N1的栅极、电容C的一端连接，电容C的另一端接地。
电阻R4和电容C1构成RC滤波网络，将带隙基准电压信号VBG滤波成VBG_RC电压信号，可以提高基准电压的稳定性。
实施例3
参照图8，本实施例与实施例2的不同之处在于，电流镜像单元21还包括MOS管P3，MOS管P3采用P型MOS管，MOS管P3的源极与电源VDD连接，MOS管P3的栅极与MOS管P1的栅极连接，MOS管P3的漏极连接有参考电压单元40。
参考电压单元40包括MOS管N5，MOS管N5采用N型MOS管，MOS管N5的漏极与MOS管P3的漏极、MOS管N5的栅极连接，MOS管N5的源极接地。其中，MOS管N5的宽为2um，MOS管N5的长为20um。MOS管N5上产生的电压VGS等于带隙基准电压，故，MOS管N5的栅极电压为1倍的带隙基准电压。
实施例4
参照图9，本实施例与实施例1的不同之处在于，倍压单元22采用P型MOS管，例如，倍压单元22包括MOS管P3、MOS管P4和MOS管P5，其中，MOS管P3的源极与电流镜像单元21连接，MOS管P3的栅极与MOS管P3的漏极连接，MOS管P3的漏极与MOS管P4的源极连接，MOS管P4的栅极与MOS管P4的漏极连接，MOS管P4的漏极与MOS管P5的源极连接，MOS管P5的栅极与MOS管P5的漏极连接，MOS管P5的漏极接地。
其中，MOS管P3的源极电压为3倍的带隙基准电压，MOS管P4的源极电压为2倍的带隙基准电压，而MOS管P5的源极电压为1倍的带隙基准电压。
以上均为本申请的较佳实施例，并非依此限制本申请的保护范围，故：凡依本申请的结构、形状、原理所做的等效变化，均应涵盖于本申请的保护范围之内。

Claims (8)

1.一种基准电压及倍压电路，其特征在于，包括带隙基准电路(10)和基准倍压电路(20)，所述基准倍压电路(20)包括MOS管N1、电流镜像单元(21)和倍压单元(22)，所述MOS管N1采用N型MOS管，MOS管N1的栅极与带隙基准电路(10)的输出端连接，MOS管N1的漏极与电流镜像单元(21)连接，MOS管N1的源极接地，所述电流镜像单元(21)与电源VDD连接，所述倍压单元(22)的一端与电流镜像单元(21)连接，倍压单元(22)的另一端接地；
其中，倍压单元(22)包括多个依次串联的MOS管，且每个MOS管的栅极与自身的漏极连接，若倍压单元(22)采用N型MOS管，则MOS管的栅极作为参考电压输出端；若倍压单元(22)采用P型MOS管，则MOS管的漏极作为参考电压输出端。
2.根据权利要求1所述的一种基准电压及倍压电路，其特征在于，所述MOS管N1采用宽长比小于或等于0.1的MOS管，倍压单元(22)中的MOS管的尺寸与MOS管N1的尺寸相同。
3.根据权利要求2所述的一种基准电压及倍压电路，其特征在于，所述MOS管N1的宽为2um，MOS管N1的长为20um。
4.根据权利要求1所述的一种基准电压及倍压电路，其特征在于，所述电流镜像单元(21)包括MOS管P1和MOS管P2，所述MOS管P1和MOS管P2采用P型MOS管，MOS管P1的源极与电源VDD连接，MOS管P1的栅极与MOS管P1的漏极、MOS管N1的漏极连接；所述MOS管P2的源极与电源VDD连接，MOS管P2的栅极与MOS管P1的栅极连接，MOS管P2的漏极与倍压单元(22)连接。
5.根据权利要求4所述的一种基准电压及倍压电路，其特征在于，所述电流镜像单元(21)还包括MOS管P3，所述MOS管P3采用P型MOS管，MOS管P3的源极与电源VDD连接，MOS管P3的栅极与MOS管P1的栅极连接，MOS管P3的漏极连接有参考电压单元(40)。
6.根据权利要求5所述的一种基准电压及倍压电路，其特征在于，所述参考电压单元(40)包括MOS管N5，所述MOS管N5采用N型MOS管，MOS管N5的漏极与MOS管P3的漏极、MOS管N5的栅极连接，MOS管N5的源极接地。
7.根据权利要求1所述的一种基准电压及倍压电路，其特征在于，所述带隙基准电路(10)的输出端连接有滤波单元(30)，所述滤波单元(30)的输出端与MOS管N1的栅极连接。
8.根据权利要求7所述的一种基准电压及倍压电路，其特征在于，所述滤波单元(30)包括电阻R4和电容C，所述电阻R4的一端与带隙基准电路(10)的输出端连接，电阻R4的另一端与MOS管N1的栅极、电容C的一端连接，所述电容C的另一端接地。
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