CN114446989A - 存储器结构、其制作方法、三维存储器及存储系统 - Google Patents
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Abstract
本公开提供了一种存储器结构、其制作方法、三维存储器及存储系统。该存储器结构包括：表面具有存储器阵列的第一衬底，第一衬底表面具有核心区域和外围电路区域，外围电路区域环绕核心区域，存储器阵列位于核心区域中；多个间隔设置的介电隔离结构，各介电隔离结构贯穿位于核心区域与外围电路区域之间的第一衬底，且各介电隔离结构环绕核心区域；介电连接部，贯穿第一衬底，且介电连接部连接相邻的介电隔离结构。上述存储器结构中具有多个间隔设置的介电隔离结构，且通过介电连接部连接，从而在介电隔离结构存在断开缺陷的情况下，能够通过介电连接部连接将核心区域和外围电路区域彻底隔离，从而减少缺陷引发的漏电问题，提高产品的可靠性。
Description
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种存储器结构、其制作方法、三维存储器及存储系统。
背景技术
随着对集成度和存储容量的需求不断提高，3D NAND存储器应运而生。3D NAND存储器大大节省了硅片面积，降低制造成本，增加了存储容量。
在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3DNAND存储器结构，然而，其他的电路例如解码器(decoder)、页缓冲(page buffer)和锁存器(latch)等，这些逻辑电路都是CMOS器件形成的，CMOS器件的工艺无法与3D NAND器件集成在一起。目前工艺中，分别采用不同的工艺形成3D NAND存储器阵列和逻辑电路，并通过键合技术将两者键合在一起，然后通过背面工艺，将形成3D NAND存储器阵列的衬底减薄或去除，以使3D NAND存储器结构中的沟道结构具有裸露端部，之后覆盖掺杂的非晶硅，并采用激光退火(laser anneal)工艺进行结晶，以形成掺杂多晶硅层，再通过在掺杂多晶硅层中形成引线部，以从衬底背面引出沟道结构。
在上述形成引线部的背面工艺中，通常还可以在掺杂多晶硅层中同时形成背部深沟槽隔离(BDTI)，BDTI环绕3D NAND存储器阵列，其中填充有介电材料，用于将3D NAND存储器阵列与贯穿硅触点(TSC)以及连接TSC的导电通道(CT)等外围电路隔离，以有效缓解漏电问题。然而，随着NAND存储器结构中层数迭代，外围电路与具有3D NAND存储器阵列的核心区域难以彻底隔离，从而引发漏电，导致产品的可靠性降低。
发明内容
本公开实施例提供一种存储器结构、其制作方法、三维存储器及存储系统，以至少部分解决现有技术中存储器结构存在漏电以及可靠性较低的问题。
根据本公开的一个方面，提供了一种存储器结构，包括：表面具有存储器阵列的第一衬底，第一衬底表面具有核心区域和外围电路区域，外围电路区域环绕核心区域，存储器阵列位于核心区域中；多个间隔设置的介电隔离结构，各介电隔离结构贯穿位于核心区域与外围电路区域之间的第一衬底，且各介电隔离结构环绕核心区域；介电连接部，贯穿第一衬底，且介电连接部连接相邻的介电隔离结构。
进一步地，相邻介电隔离结构之间通过多个介电连接部连接。
进一步地，核心区域的相对两侧均具有介电连接部。
进一步地，位于核心区域相对两侧的介电连接部数量相等。
进一步地，位于核心区域相对两侧的介电连接部对称设置。
进一步地，相邻介电隔离结构之间具有间隔区域，位于相邻介电连接部之间的间隔区域在第一衬底表面的正投影具有相同面积。
进一步地，介电隔离结构为2～3个。
进一步地，存储器结构还包括：导电通道，设置于外围电路区域中；和/或引出部，贯穿第一衬底并与导电通道连接。
进一步地，存储器结构还包括：缓冲层，设置于第一衬底远离存储器阵列的一侧，介电隔离结构贯穿第一衬底和缓冲层。
根据本公开的另一方面，提供了一种上述的存储器结构的制作方法，包括以下步骤：提供表面具有存储器阵列的第一衬底，第一衬底表面具有核心区域和外围电路区域，外围电路区域环绕核心区域，存储器阵列位于核心区域中；在位于核心区域与外围电路区域之间的第一衬底中贯穿设置多个介电隔离结构，以使各介电隔离结构相互间隔并环绕核心区域；在第一衬底中贯穿设置介电连接部，以使介电连接部连接相邻的介电隔离结构。
进一步地，提供表面具有存储器阵列的第一衬底，包括：提供表面具有存储器阵列的第三衬底，存储器阵列中具有贯穿至第三衬底的多个沟道结构；去除至少部分第三衬底，以使沟道结构的一侧端部裸露；形成包裹沟道结构的裸露端部的掺杂多晶硅层。
根据本公开的另一方面，还提供了一种三维存储器，包括：上述的存储器结构；外围电路，外围电路与存储器结构电连接。
根据本公开的另一方面，还提供了一种存储系统，包括控制器和三维存储器，三维存储器被配置为存储数据，控制器耦合到三维存储器并被配置为控制三维存储器，该三维存储器包括上述的存储器结构，或该三维存储器为上述的三维存储器。
应用本公开的技术方案，提供了一种存储器结构，包括表面具有存储器阵列的第一衬底、介电隔离结构和介电连接部，第一衬底表面具有核心区域和外围电路区域，外围电路区域环绕核心区域，存储器阵列位于核心区域中，介电隔离结构为间隔设置的多个，各介电隔离结构贯穿位于核心区域与外围电路区域之间的第一衬底，且各介电隔离结构环绕核心区域，介电连接部贯穿第一衬底，且各介电连接部连接相邻的介电隔离结构。由于上述存储器结构中具有多个间隔设置的介电隔离结构，且通过介电连接部连接，从而在介电隔离结构存在断开缺陷的情况下，多个介电隔离结构之间通过上述介电连接部连接，能够实现核心区域和外围电路区域的彻底隔离，从而减少缺陷引发的漏电问题，提高了产品的可靠性。
附图说明
构成本公开的一部分的说明书附图用来提供对本公开的进一步理解，本公开的示意性实施例及其说明用于解释本公开，并不构成对本公开的不当限定。在附图中：
图1示出了在本公开实施方式所提供的一种存储器结构的剖面结构示意图；
图2示出了图1所示的存储器结构中介电隔离结构和介电连接部的俯视结构示意图；
图3示出了在本公开实施方式所提供的存储器结构的制作方法中，提供表面具有存储器阵列和导电通道的第三衬底后的基体剖面结构示意图；
图4示出了去除图3所示的第三衬底以使存储器阵列中的沟道结构端部裸露后的基体剖面结构示意图；
图5示出了形成覆盖图4所示的沟道结构端部和导电通道的第一衬底后的基体剖面结构示意图；
图6示出了形成贯穿图5所示的第一衬底的介电隔离结构和介电连接部后的基体剖面结构示意图；
图7示出了图6所示的介电隔离结构和介电连接部的俯视结构示意图；
图8示出了根据本公开的实施例的一种三维存储器的结构示意图。
图9示出了根据本公开的实施例的一种存储系统的结构示意图。
图10示出了根据本公开的实施例的一种手机的结构示意图。
其中，上述附图包括以下附图标记：
10、第三衬底；20、栅极堆叠结构；210、栅极结构；220、隔离层；30、沟道结构；40、导电通道；50、第一衬底；60、缓冲层；70、引出部；80、介电隔离结构；90、介电连接部；100、层间介质层；300、三维存储器；301、存储器结构；302、外围电路；400、存储系统；401、三维存储器；402、控制器；500、手机；600、芯片。
具体实施方式
需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。
为了使本技术领域的人员更好地理解本公开方案，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分的实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本公开保护的范围。
需要说明的是，本公开的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在一些实施例中，形成引线部的背面工艺中，通常还可以在掺杂多晶硅层中同时形成背部深沟槽隔离(BDTI)，BDTI环绕3D NAND存储器阵列，其中填充有介电材料，用于将3DNAND存储器阵列与贯穿硅触点(TSC)以及连接TSC的导电通道(CT)等外围电路隔离，以有效缓解漏电问题。然而，随着NAND存储器结构中层数迭代，外围电路与具有3D NAND存储器阵列的核心区域难以彻底隔离，从而引发漏电，导致产品的可靠性降低。
本公开的发明人针对上述问题进行研究，提出了一种存储器结构，如图1和图2所示，包括：
表面具有存储器阵列的第一衬底50，第一衬底50表面具有核心区域和外围电路区域，外围电路区域环绕核心区域，存储器阵列位于核心区域中，其中，上述核心区域如图1中的A区域所示，上述外围电路区域如图1中的B区域所示；
多个间隔设置的介电隔离结构80，各介电隔离结构80贯穿位于核心区域与外围电路区域之间的第一衬底50，且各介电隔离结构80环绕核心区域；
介电连接部90，贯穿第一衬底50，且介电连接部90连接相邻的介电隔离结构80。
发明人通过研究发现，在背面工艺中存在的缺陷，可能导致BDTI的光刻存在缺陷，并最终导致没有将外围电外围电路与具有3D NAND存储器阵列的核心区域彻底隔离，从而引发漏电，而采用本公开的上述存储器结构，由于上述存储器结构中具有多个间隔设置的介电隔离结构，且通过介电连接部连接，从而在介电隔离结构由于光刻工艺而存在断开缺陷的情况下，多个介电隔离结构之间通过上述介电连接部连接，能够实现核心区域和外围电路区域的彻底隔离，从而减少缺陷引发的漏电问题，提高了产品的可靠性。
在本公开的上述存储器结构中，各介电隔离结构80环绕核心区域，可以理解为每一个介电隔离结构80在核心区域的四周构成单独的环形，多个介电隔离结构80分别在核心区域的四周构成对应的多个独立环形。示例性的，如图2所示，两个介电隔离结构80均在核心区域(A区域)的四周构成独立的环形，从而环绕A区域设置。
在本公开的上述存储器结构中，形成介电隔离结构80与介电连接部90的介电材料可以独立地选自现有技术中常规的介电材料，如SiO2、SiN等。
在一些实施方式中，上述介电隔离结构80为2～3个。上述数量的介电隔离结构80能够在保证将核心区域和外围电路区域彻底隔离的同时，避免增加过多的工艺步骤、工艺时间和工艺成本。
在一些实施方式中，相邻介电隔离结构80之间通过多个介电连接部90，如图2所示。通过在相邻介电隔离结构80之间设置多个介电连接部90，在介电隔离结构80由于制备工艺导致在不同位置具有多个缺陷的情况下，能够进一步保证通过介电隔离结构80将核心区域和外围电路区域彻底隔离。
示例性的，如图2所示，介电隔离结构80为间隔设置的多个，各介电隔离结构80包括沿x轴方向延伸的第一间隔段以及沿y轴方向延伸的第二间隔段，第一间隔段和第二间隔段交替连接，以形成环绕核心区域的介电隔离结构80，介电隔离结构80为多个，一部分介电隔离结构80沿y轴方向延伸连接相邻的第一间隔段，另一部分介电隔离结构80沿x轴方向延伸连接相邻的第二间隔段。
更为优选地，核心区域的相对两侧均具有介电连接部90，如图2所示。在介电隔离结构80由于制备工艺导致在核心区域均存在缺陷的情况下，介电连接部90的上述设置方式能够保证通过介电隔离结构80将核心区域和外围电路区域彻底隔离。
在介电隔离结构80上缺陷分布不均匀的情况下，为了保证进一步保证通过介电隔离结构80将核心区域和外围电路区域彻底隔离，在一些实施方式中，位于核心区域相对两侧的介电连接部90数量相等；更为优选地，位于核心区域相对两侧的相邻介电连接部90之间的最短距离相等，如图2所示。在另一种实施方式中，相邻介电隔离结构80之间具有间隔区域，位于相邻介电连接部90之间的间隔区域在第一衬底50表面的正投影具有相同面积。通过使相邻介电连接部90的设置满足上述关系，能够在介电隔离结构80存在不同位置的多处缺陷的情况下，都能够通过多个介电隔离结构80将核心区域和外围电路区域彻底隔离，从而有效地减少了缺陷引发的漏电问题；此外，由于介电连接部90及其连接的多个介电隔离结构80均可以通过设置掩膜板并通过光刻工艺形成，从而使相邻介电连接部90的设置满足上述关系，有利于掩模板的设计及制作。
本公开的上述存储器结构还可以包括缓冲层60，缓冲层60设置于第一衬底远离存储器阵列和导电通道的一侧，此时上述介电隔离结构80和上述介电连接部90还贯穿该缓冲层60，如图1所示。上述缓冲层60用于在刻蚀介电隔离结构80的隔离槽和介电连接部90的连接槽的工艺中防止过刻蚀。
本公开的上述存储器结构还可以包括第二衬底和键合部，第二衬底具有CMOS电路，键合部连接存储器阵列和CMOS电路。
在本公开的上述存储器结构中，外围电路区域中可以具有导电通道40和/或引出部70，导电通道40设置于外围电路区域中，引出部70贯穿第一衬底50并与导电通道40连接，如图1所示。
上述引出部70可以通过TSC技术形成，具体地，可以分别采用不同的工艺形成具有3DNAND存储器阵列的硅晶圆(第一衬底50)以及具有逻辑电路的第二衬底，然后通过键合技术将两者键合在一起，键合后通过TSC技术实现硅晶圆背面绕线，TSC技术是一种完全穿过硅晶圆的垂直电连接，通过直接形成贯穿硅晶圆的接触点(通常称为贯穿硅触点)，使其通过导电通道40与键合CMOS器件的接触点电连接，从而通过显著降低芯片复杂度和总体尺寸的内部布线来提供垂直对准器件的互连。
在本公开的上述存储器结构中，存储器阵列可以包括形成于第一衬底50上的栅极堆叠结构20，栅极堆叠结构20包括交替层叠设置的栅极层和隔离层220，栅极堆叠结构20中具有贯穿至第一衬底50的沟道结构30，如图1所示。
本领域技术人员可以根据实际需求合理设定上述栅极层和上述隔离层220的层数，上述隔离层220可以为SiO2，形成上述栅极层通常为金属，可以选自W、Al、Cu、Ti、Ag、Au、Pt和Ni中一种或多种。
上述沟道结构30可以为电荷陷阱型沟道结构30，此时，沟道结构30可以包括：在沟道通孔的侧壁上顺序层叠的电荷阻挡层、电荷俘获层和隧穿层。本领域技术人员可以对上述沟道结构30中上述各功能层的材料进行合理选取，如电荷阻挡层的材料可以为SiO2，电荷俘获层的材料可以为SiN，隧穿层的材料可以为SiO2，沟道层的材料可以为多晶硅，介电填充层的材料可以为SiO2。
本公开实施例还提供了一种上述的存储器结构的制作方法，包括以下步骤：提供表面具有存储器阵列的第一衬底，第一衬底表面具有核心区域和外围电路区域，外围电路区域环绕核心区域，存储器阵列位于核心区域中；在位于核心区域与外围电路区域之间的第一衬底中贯穿设置多个介电隔离结构，以使各介电隔离结构相互间隔并环绕核心区域；在第一衬底中贯穿设置介电连接部，以使介电连接部连接相邻的介电隔离结构。
示例性的，本公开上述存储器结构的制作方法可以包括以下过程：
提供表面具有存储器阵列和导电通道40的第三衬底10，存储器阵列和导电通道40位于第三衬底10的同一侧表面，导电通道40位于存储器阵列的一侧，如图3所示；
去除至少部分上述第三衬底10，以使存储器阵列中的沟道结构30端部裸露，如图4所示；
形成包裹上述沟道结构30的裸露端部的第一衬底50，如图5所示；
形成贯穿上述第一衬底50的介电隔离结构80和介电连接部90，如图6和图7所示，其中，图6和图7分别为形成上述介电隔离结构80和上述介电连接部90后基体的剖面结构和俯视结构的示意图。
采用本公开上述存储器结构的制作方法，由于形成有多个间隔设置的介电隔离结构80，且形成介电连接部90连接相邻的介电隔离结构80，从而在介电隔离结构80由于光刻工艺而导致存在缺陷的情况下，上述通过介电连接部90连接的多个介电隔离结构80能够将核心区域和外围电路区域彻底隔离，从而避免缺陷引发的漏电问题，提高了产品的可靠性。
下面将结合附图3至图7更详细地描述根据本公开提供的存储器结构的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本公开的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，提供表面具有存储器阵列和导电通道40的第三衬底10，导电通道40位于存储器阵列的一侧，如图3所示。
在一些实施方式中，提供表面具有存储器阵列和导电通道40的第三衬底10的步骤包括：在第三衬底10上形成堆叠体，堆叠体包括沿远离第三衬底10的方向交替层叠的牺牲层和隔离层220，形成覆盖堆叠体的层间介质层100；在堆叠体中形成贯穿至第三衬底10的沟道结构30，并在层间介质层100中形成贯穿至第三衬底10的导电通道40；将上述牺牲层置换为栅极结构210，以形成栅极堆叠结构20，如图3所示。
在上述实施方式中，隔离层220和上述牺牲层可以沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据实际需求合理设定上述牺牲层和上述隔离层220的层数，本领域技术人员还可以对上述隔离层220和上述牺牲层的种类进行合理选取，如上述隔离层220可以为SiO2，上述牺牲层可以为SiN。
上述第三衬底10的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
上述在堆叠体中形成沟道结构30的步骤可以包括：在堆叠体中形成贯穿至第三衬底10的沟道通孔；在沟道通孔的内表面顺序形成层叠设置的功能层和沟道层；在沟道通孔中形成介电填充层，以使沟道层包裹介电填充层。
上述将牺牲层置换为栅极结构210的步骤可以包括：在堆叠体中形成贯穿至第三衬底10的栅极隔槽，使牺牲层能够具有裸露的端面；然后从上述裸露端面开始采用刻蚀液对牺牲层进行湿法刻蚀，以去除牺牲层；在对应牺牲层的位置形成栅极结构210。
在提供表面具有存储器阵列和导电通道40的第三衬底10的步骤之后，本公开的上述存储器结构的制作方法还可以包括以下步骤：提供具有CMOS电路的第二衬底，将第三衬底10的栅极堆叠结构20与CMOS电路键合。示例性的，栅极堆叠结构20的远离所述第一衬底50的一侧通过键合部与CMOS电路电连接。
在提供表面具有存储器阵列和导电通道40的上述第三衬底10之后，去除上述第三衬底10，以使存储器阵列中的沟道结构30端部裸露，如图4所示，并形成包裹上述沟道结构30的裸露端部的第一衬底50，如图5所示。
在一些实施方式中，上述去除上述第三衬底10的步骤可以包括：对第三衬底10进行背面减薄，以使具有沟道结构30的沟道通孔贯通第三衬底10，且沟道结构30具有裸露的第一端面；沿第三衬底10减薄后的表面以及第一端面进行刻蚀，以使沟道结构30的一侧端部裸露，如图4所示。
在上述实施方式中，所采用的减薄工艺可以为化学机械研磨(CMP)工艺，其工艺条件可以根据第三衬底10的材料种类进行合理设定，在此不再赘述。
在上述实施方式中，可以针对第三衬底10的材料种类选择合适的刻蚀剂进行湿法刻蚀，以使沟道结构30具有裸露端部。
在一些实施方式中，形成上述第一衬底50的步骤包括：在去除第三衬底10后的栅极堆叠结构20的裸露表面覆盖掺杂的非晶硅以包裹沟道结构30裸露的端部，并采用激光退火(laser anneal)工艺进行结晶，以形成掺杂多晶硅层，形成的掺杂多晶硅层为上述第一衬底50，如图5所示。上述激光退火的工艺条件可以根据非晶硅的掺杂浓度进行合理设定。
在一些实施方式中，在形成上述第一衬底50的步骤之后，本公开的上述制作方法还可以包括以下步骤：在上述第一衬底50的表面覆盖缓冲层60，如图5所示。上述缓冲层60用于在刻蚀介电隔离结构80的隔离槽和介电连接部90的连接槽的工艺中防止过刻蚀。
在形成覆盖上述沟道结构30端部和导电通道40的第一衬底50的步骤之后，形成贯穿上述第一衬底50的介电隔离结构80和介电连接部90，如图6和图7所示，其中，图6示出了上述步骤之后基体的剖面结构示意图，图7为图6所示的基体的俯视结构示意图，示例性示出了一种介电隔离结构80和介电连接部90的连接关系。
在一些实施方式中，在第一衬底50中同时形成贯穿的隔离槽和连接槽，以使上述隔离槽和上述连接槽位于核心区域与外围电路区域之间；在隔离槽和连接槽中填充介电材料，以形成位于隔离槽中的介电隔离结构80以及位于连接槽中的介电连接部90，如图6和图7所示。
在上述实施方式中，还可以在形成隔离槽和连接槽的同时，在第一衬底50中与导电通道40对应的位置处形成贯穿的接触孔；在接触孔中形成引出部70，如图6。在形成上述引出部70的步骤之前，还可以在接触孔的侧壁上覆盖一层绝缘材料，以防止引出部漏电。
本公开实施例还提供了一种三维存储器300，如图8所示，包括上述的存储器结构301以及外围电路302，该外围电路302与上述存储器结构301电连接。
本公开实施例还提供了一种存储系统400，如图9所示，包括三维存储器401和控制器402，三维存储器401被配置为存储数据，控制器402耦合到三维存储器401并被配置为控制三维存储器401，该三维存储器401包括上述的存储器结构，如图1和图2所示，或该三维存储器401为上述的三维存储器300，如图8所示。
本公开实施例还提供了一种电子设备，包括：上述的存储器结构。
本公开的实施例中，上述电子设备包括如下至少一种：手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源。本实施例中，可以将采用本公开的存储器结构运用到任何电子设备中，因为本公开的存储器结构减少缺陷引发的漏电问题，提高了产品的可靠性，所以采用该存储器结构的电子设备的性能进一步提升。图10示出了根据本公开的实施例的一种手机的结构示意图，如图10所示，上述手机500中包括采用本公开的存储器结构的芯片600。
从以上的描述中，可以看出，本公开上述的实施例实现了如下技术效果：
由于上述存储器结构中具有多个间隔设置的介电隔离结构，且通过介电连接部连接，从而在介电隔离结构由于光刻工艺而存在断开缺陷的情况下，多个介电隔离结构之间通过上述介电连接部连接，能够实现核心区域和外围电路区域的彻底隔离，从而减少缺陷引发的漏电问题，提高了产品的可靠性。
以上所述仅为本公开的优选实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
Claims (13)
1.一种存储器结构，其特征在于，包括：
表面具有存储器阵列的第一衬底，所述第一衬底表面具有核心区域和外围电路区域，所述外围电路区域环绕所述核心区域，所述存储器阵列位于所述核心区域中；
多个间隔设置的介电隔离结构，各所述介电隔离结构贯穿位于所述核心区域与所述外围电路区域之间的所述第一衬底，且各所述介电隔离结构环绕所述核心区域；
介电连接部，贯穿所述第一衬底，且所述介电连接部连接相邻的所述介电隔离结构。
2.根据权利要求1所述的存储器结构，其特征在于，相邻所述介电隔离结构之间通过多个所述介电连接部连接。
3.根据权利要求2所述的存储器结构，其特征在于，所述核心区域的相对两侧均具有所述介电连接部。
4.根据权利要求2所述的存储器结构，其特征在于，位于所述核心区域相对两侧的所述介电连接部数量相等。
5.根据权利要求2所述的存储器结构，其特征在于，位于所述核心区域相对两侧的所述介电连接部对称设置。
6.根据权利要求3所述的存储器结构，其特征在于，相邻所述介电隔离结构之间具有间隔区域，位于相邻所述介电连接部之间的所述间隔区域在所述第一衬底表面的正投影具有相同面积。
7.根据权利要求1所述的存储器结构，其特征在于，所述介电隔离结构为2～3个。
8.根据权利要求1至7中任一项所述的存储器结构，其特征在于，所述存储器结构还包括：
导电通道，设置于所述外围电路区域中；和/或
引出部，贯穿所述第一衬底并与所述导电通道连接。
9.根据权利要求1至7中任一项所述的存储器结构，其特征在于，所述存储器结构还包括：
缓冲层，设置于所述第一衬底远离所述存储器阵列的一侧，所述介电隔离结构贯穿所述第一衬底和所述缓冲层。
10.一种权利要求1至9中任一项所述的存储器结构的制作方法，其特征在于，包括以下步骤：
提供表面具有存储器阵列的第一衬底，所述第一衬底表面具有核心区域和外围电路区域，所述外围电路区域环绕所述核心区域，所述存储器阵列位于所述核心区域中；
在所述位于核心区域与所述外围电路区域之间的所述第一衬底中贯穿设置多个介电隔离结构，以使各所述介电隔离结构相互间隔并环绕所述核心区域；
在所述第一衬底中贯穿设置介电连接部，以使所述介电连接部连接相邻的所述介电隔离结构。
11.根据权利要求10所述的制作方法，其特征在于，所述提供表面具有存储器阵列的第一衬底，包括：
提供表面具有所述存储器阵列的第三衬底，所述存储器阵列中具有贯穿至所述第三衬底的多个沟道结构；
去除至少部分所述第三衬底，以使所述沟道结构的一侧端部裸露；
形成包裹所述沟道结构的裸露端部的掺杂多晶硅层。
12.一种三维存储器，其特征在于，包括：
权利要求1至9中任一项所述的存储器结构；
外围电路，所述外围电路与所述存储器结构电连接。
13.一种存储系统，包括控制器和三维存储器，所述三维存储器被配置为存储数据，所述控制器耦合到所述三维存储器并被配置为控制所述三维存储器，其特征在于，所述三维存储器包括权利要求1至9中任一项所述的存储器结构，或所述三维存储器为权利要求12所述的三维存储器。
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