CN114430024A - 具有互连的高孔隙率区域的网络的电池电极及其制造方法 - Google Patents

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CN114430024A CN202110516108.6A CN202110516108A CN114430024A CN 114430024 A CN114430024 A CN 114430024A CN 202110516108 A CN202110516108 A CN 202110516108A CN 114430024 A CN114430024 A CN 114430024A
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Abstract

本发明涉及具有互连的高孔隙率区域的网络的电池电极及其制造方法。一种电池电极包括导电片材和堆叠在其上的离子传输介质的两个或更多个涂层。每个涂层具有在其中形成的低孔隙率区域的相应二维阵列，其中每个涂层的非为低孔隙率区域的二维阵列的其余部分限定了互连的高孔隙率区域的相应网络。高孔隙率区域中的每一个具有特征尺寸D，并且在每个涂层的高孔隙率区域中的相邻区域之间限定层内间距P，其中每对相邻的二维阵列在其间具有相应的对齐误差E。当D≤E≤P时，经由高孔隙率区域的网络跨越其形成相应的第一导电路径，并且其中经由高孔隙率区域的网络跨越所有涂层形成第二导电路径。

Description

具有互连的高孔隙率区域的网络的电池电极及其制造方法
技术领域
本公开总体上涉及电池电极（其中每个电极具有互连的高孔隙率区域的网络）以及制造这种电池电极的方法。
背景技术
电池具有相对的带正电的电极和带负电的电极，分别称为阴极和阳极。一种制造电池电极的方式是将每个电池电极形成为多层夹心体，其以导电片材开始，并用合适的离子传输介质的连续层来涂覆该片材，这些连续层具有起始孔隙率和密度。在施加每个涂层之后（且在添加下一个涂层之前），可用工具、模具等按压新近施加层的暴露表面以形成“图案化”涂层，其中层的表面积的大部分被压缩成具有相比于起始孔隙率和密度的更低的孔隙率和更高的密度（LP/HD）的区域，并且其余的未压缩的表面积形成维持原始的起始孔隙率和密度的更高的孔隙率/更低的密度（HP/LD）区域的有序图案。
这些HP/LD区域通常彼此间隔分开远离；即，相邻HP/LD区域分开的距离通常远大于每个HP/LD区域的整体特征尺寸。当将新涂层添加到图案化涂层上时，通常尝试将新涂层对齐，使得新近形成的HP/LD区域将正好堆叠在先前的图案化涂层的HP/LD区域的顶部上。这样使得提供穿过对齐的HP/LD区域的每个“堆叠”的导电路径。然而，难以保证HP/LD区域的每个后续层与HP/LD区域的前一层的配准。
发明内容
根据一个实施例，一种制造电池电极的方法包括：将离子传输介质的涂层施加到导电片材的第一表面上；在该涂层上形成低孔隙率区域的二维阵列；将离子传输介质的后续涂层施加到先前施加的涂层上；以及在该后续涂层上形成低孔隙率区域的后续二维阵列。每个涂层的非低孔隙率区域的相应二维阵列的相应其余部分限定互连的高孔隙率区域的相应网络，其中，对于每个涂层而言，其低孔隙率区域中的每一个由其高孔隙率区域中的相应的一个或多个可环绕地界定。高孔隙率区域中的每一个具有相应的特征尺寸D，并且在每个涂层的高孔隙率区域中的相邻的区域之间限定层内间距P，使得每对相邻的二维阵列在其间具有相应的对齐误差E，并且其中，当D ≤ E ≤ P时，经由高孔隙率区域的相应网络跨越其（每对相邻的二维阵列）形成相应的第一导电路径，并且其中，经由高孔隙率区域的网络跨越所有涂层形成第二导电路径。该方法可进一步包括，对于多个循环，重复施加后续涂层和形成低孔隙率区域的后续二维阵列的步骤。
每个二维阵列相比于每个其他二维阵列可具有低孔隙率区域和高孔隙率区域的大致相同的布置。对于每个涂层而言，其低孔隙率区域可具有比其高孔隙率区域更低的孔隙率和/或更高的密度。此外，特征尺寸D可以是如在相邻的低孔隙率区域之间测量的宽度。
可使用在其图案化表面上具有压花的图案的压模或辊来形成低孔隙率区域的每个二维阵列，其中，压花布置在图案化表面上以便对应于低孔隙率区域的每个二维阵列。低孔隙率区域中的每一个可具有相应的可拼合（tileable）形状，其中，每种相应的可拼合形状可以是方形、三角形、非方形矩形、非矩形平行四边形、梯形、六边形、菱形和十字形中的一者或多者。替代地，低孔隙率区域中的每一个可具有相应的非可拼合形状，其中，每种相应的非可拼合形状可以是圆形、椭圆形、五边形、云形和星形中的一者或多者。在以上构型中的任一者中，特征尺寸与层内间距之比–即，D/P–可大于或等于0.10且小于或等于0.50。
根据另一个实施例，一种制造多层电池电极的方法包括：（i）将离子传输介质的涂层施加到导电片材的第一表面上；（ii）对该涂层进行压印（impress），以便在该涂层的顶表面上形成高密度压印区域的二维阵列；（iii）将离子传输介质的后续涂层施加到先前施加的涂层上；（iv）对该后续涂层进行压印，以便在该后续涂层的暴露表面上形成高密度压印区域的后续二维阵列；以及（v）对于多个循环，重复步骤（iii）和（iv）。每个涂层的非为高密度压印区域的相应二维阵列的相应其余部分限定互连的低密度区域的相应网络，其中，对于每个涂层而言，其高密度压印区域中的每一个由其低密度区域中的相应的一个或多个可环绕地界定。低密度区域中的每一个具有相应的特征尺寸D，该特征尺寸被表征为如在相邻的高密度压印区域之间测量的宽度，并且在每个涂层的低密度区域中的相邻的区域之间限定层内间距P，使得每对相邻的二维阵列在其间具有相应的对齐误差E，并且其中，当D ≤ E≤ P时，经由低密度区域的相应网络跨越其（每对相邻的二维阵列）形成相应的第一导电路径，其中，经由低密度区域的网络跨越所有涂层形成第二导电路径。
在该实施例中，每个二维阵列相比于每个其他二维阵列可具有高密度压印区域和低密度区域的大致相同的布置。对于每个涂层而言，其高密度压印区域可比其低密度区域具有更高的密度和更低的孔隙率。高密度压印区域中的每一个可具有相应的可拼合形状（其中，每个相应的可拼合形状是方形、三角形、非方形矩形、非矩形平行四边形、梯形、六边形、菱形和十字形中的一者或多者）或相应的非可拼合形状（其中，每个相应的非可拼合形状是圆形、椭圆形、五边形、云形和星形中的一者或多者）。
根据又一实施例，一种电池电极包括：导电片材，其具有第一表面；以及堆叠在第一表面上的离子传输介质的两个或更多个涂层。每个涂层具有在其中形成的低孔隙率压印区域的相应二维阵列，其中，每个涂层的非为低孔隙率压印区域的相应二维阵列的相应其余部分限定互连的高孔隙率区域的相应网络，其中，对于每个涂层而言，其低孔隙率压印区域中的每一个由其高孔隙率区域中的相应的一个或多个可环绕地界定。高孔隙率区域中的每一个具有相应的特征尺寸D，并且在每个涂层的高孔隙率区域中的相邻的区域之间限定层内间距P，使得每对相邻的二维阵列在其间具有相应的对齐误差E，并且其中，当D ≤ E≤ P时，经由高孔隙率区域的相应网络跨越其（每对相邻的二维阵列）形成相应的第一导电路径，并且经由高孔隙率区域的网络跨越所有涂层形成第二导电路径。
在以上电池电极中，每个二维阵列相比于每个其他二维阵列可具有低孔隙率压印区域和高孔隙率区域的大致相同的布置。对于每个涂层而言，特征尺寸D可以是如在相邻的低孔隙率压印区域之间测量的宽度，并且其低孔隙率压印区域可具有比其高孔隙率区域更低的孔隙率和更高的密度。低孔隙率压印区域中的每一个可具有：（i）相应的可拼合形状，其中，每个相应的可拼合形状是方形、三角形、非方形矩形、非矩形平行四边形、梯形、六边形、菱形和十字形中的一者或多者；或（ii）相应的非可拼合形状，其中，每个相应的非可拼合形状是圆形、椭圆形、五边形、云形和星形中的一者或多者。特征尺寸与层内间距之比D/P可具有范围0.10 ≤ D/P ≤ 0.50，或者其可具有范围0.20 ≤ D/P ≤ 0.33。
本发明包括以下技术方案：
方案1. 一种制造电池电极的方法，所述方法包括：
将离子传输介质的涂层施加到导电片材的第一表面上；
在所述涂层上形成低孔隙率区域的二维阵列；
将所述离子传输介质的后续涂层施加到先前施加的涂层上；以及
在所述后续涂层上形成低孔隙率区域的后续二维阵列；
其中，每个涂层的非为低孔隙率区域的相应二维阵列的相应其余部分限定了互连的高孔隙率区域的相应网络，其中，对于每个涂层，其低孔隙率区域中的每一个由其高孔隙率区域中的一个或多个可环绕地界定；
其中，所述高孔隙率区域中的每一个具有相应的特征尺寸D，并且其中，在每个涂层的高孔隙率区域中的相邻区域之间限定层内间距P，使得每对相邻的二维阵列在其间具有相应的对齐误差E，并且其中，当D ≤ E ≤ P时，经由高孔隙率区域的相应网络跨越每对相邻的二维阵列形成相应的第一导电路径；并且
其中，经由高孔隙率区域的网络跨越所有涂层形成第二导电路径。
方案2. 根据方案1所述的方法，其中，每个二维阵列与每个其他二维阵列一样具有低孔隙率区域和高孔隙率区域的大致相同的布置。
方案3. 根据方案1所述的方法，其进一步包括：
对于多个循环，重复施加后续涂层和形成低孔隙率区域的后续二维阵列的步骤。
方案4. 根据方案1所述的方法，其中，对于每个涂层，其低孔隙率区域具有比其高孔隙率区域更低的孔隙率。
方案5. 根据方案1所述的方法，其中，对于每个涂层，其低孔隙率区域具有比其高孔隙率区域更高的密度。
方案6. 根据方案1所述的方法，其中，所述特征尺寸D是如在相邻的低孔隙率区域之间测量的宽度。
方案7. 根据方案1所述的方法，其中，使用在其图案化表面上具有压花的图案的压模或辊来形成低孔隙率区域的每个二维阵列，其中，所述压花布置在所述图案化表面上以便对应于低孔隙率区域的每个二维阵列。
方案8. 根据方案1所述的方法，其中，所述低孔隙率区域中的每一个具有相应的可拼合形状，其中，每种相应的可拼合形状是方形、三角形、非方形矩形、非矩形平行四边形、梯形、六边形、菱形和十字形中的一者或多者。
方案9. 根据方案1所述的方法，其中，所述低孔隙率区域中的每一个具有相应的非可拼合形状，其中，每种相应的非可拼合形状是圆形、椭圆形、五边形、云形和星形中的一者或多者。
方案10. 根据方案1所述的方法，其中，0.10 ≤ D/P ≤ 0.50。
方案11. 一种制造多层电池电极的方法，所述方法包括：
（i）将离子传输介质的涂层施加到导电片材的第一表面上；
（ii）对所述涂层进行压印，以便在所述涂层的顶表面上形成高密度压印区域的二维阵列；
（iii）将所述离子传输介质的后续涂层施加到先前施加的涂层上；
（iv）对所述后续涂层进行压印，以便在所述后续涂层的暴露表面上形成高密度压印区域的后续二维阵列；以及
（v）对于多个循环，重复步骤（iii）和（iv）；
其中，每个涂层的非为高密度压印区域的相应二维阵列的相应其余部分限定了互连的低密度区域的相应网络，其中，对于每个涂层，其高密度压印区域中的每一个由其低密度区域中的一个或多个可环绕地界定；
其中，所述低密度区域中的每一个具有相应的特征尺寸D，所述特征尺寸被表征为如在相邻的高密度压印区域之间测量的宽度，并且其中，在每个涂层的低密度区域中的相邻区域之间限定层内间距P，使得每对相邻的二维阵列在其间具有相应的对齐误差E，并且其中，当D ≤ E ≤ P时，经由低密度区域的相应网络跨越每对相邻的二维阵列形成相应的第一导电路径；并且
其中，经由低密度区域的网络跨越所有涂层形成第二导电路径。
方案12. 根据方案11所述的方法，其中，每个二维阵列与每个其他二维阵列一样具有高密度压印区域和低密度区域的大致相同的布置。
方案13. 根据方案11所述的方法，其中，对于每个涂层，其高密度压印区域相比于其低密度区域具有更高的密度和更低的孔隙率。
方案14. 根据方案11所述的方法，其中，所述高密度压印区域中的每一个具有：
相应的可拼合形状，其中，每种相应的可拼合形状是方形、三角形、非方形矩形、非矩形平行四边形、梯形、六边形、菱形和十字形中的一者或多者；或
相应的非可拼合形状，其中，每种相应的非可拼合形状是圆形、椭圆形、五边形、云形和星形中的一者或多者。
方案15. 一种电池电极，其包括：
导电片材，其具有第一表面；以及
堆叠在所述第一表面上的离子传输介质的两个或更多个涂层；
其中，每个涂层具有在其中形成的低孔隙率压印区域的相应二维阵列，其中，每个涂层的非为低孔隙率压印区域的相应二维阵列的相应其余部分限定了互连的高孔隙率区域的相应网络，其中，对于每个涂层，其低孔隙率压印区域中的每一个由其高孔隙率区域中的一个或多个可环绕地界定；
其中，所述高孔隙率区域中的每一个具有相应的特征尺寸D，并且其中，在每个涂层的高孔隙率区域中的相邻区域之间限定层内间距P，使得每对相邻的二维阵列在其间具有相应的对齐误差E，并且其中，当D ≤ E ≤ P时，经由高孔隙率区域的相应网络跨越其形成相应的第一导电路径；并且
其中，经由高孔隙率区域的网络跨越所有涂层形成第二导电路径。
方案16. 根据方案15所述的电池电极，其中，每个二维阵列与每个其他二维阵列一样具有低孔隙率压印区域和高孔隙率区域的大致相同的布置。
方案17. 根据方案15所述的电池电极，其中，对于每个涂层，所述特征尺寸D是如在相邻的低孔隙率压印区域之间测量的宽度，并且其低孔隙率压印区域具有比其高孔隙率区域更低的孔隙率和更高的密度。
方案18. 根据方案15所述的电池电极，其中，所述低孔隙率压印区域中的每一个具有：
相应的可拼合形状，其中，每种相应的可拼合形状是方形、三角形、非方形矩形、非矩形平行四边形、梯形、六边形、菱形和十字形中的一者或多者；或
相应的非可拼合形状，其中，每种相应的非可拼合形状是圆形、椭圆形、五边形、云形和星形中的一者或多者。
方案19. 根据方案15所述的电池电极，其中，0.10 ≤ D/P ≤ 0.50。
方案20. 根据方案15所述的电池电极，其中，0.20 ≤ D/P ≤ 0.33。
当结合附图理解时，本教导的以上特征和优点以及其他特征和优点容易从用于实施如所附权利要求中限定的本教导的最佳模式和其他实施例中的一些的以下详细描述中显而易见。
附图说明
图1是根据习惯性配准方法配准的三个图案化涂层的示意性平面图。
图2是具有小对齐误差的图1的三个图案化涂层的示意性平面图。
图3是多层电池电极的示意性横截面侧视图。
图4是导电片材的示意性侧视图。
图5是图4的导电片材和添加的第一涂层的示意性侧视图。
图6是在第一涂层中形成低孔隙率区域之后图5的导电片材和第一涂层的示意性侧视图。
图7是带有添加的第二涂层的图6的导电片材和第一涂层的示意性侧视图。
图8是在第二涂层中形成低孔隙率区域之后图7的导电片材以及第一涂层和第二涂层的示意性侧视图。
图9是具有三个涂层的多层电池电极的示意性透视图。
图10是图9的多层电池电极的示意性平面图。
图11-12是第一涂层、第二涂层和第三涂层的两种可能布置的示意性平面图。
图13-14分别是压模和辊的示意性透视图，压模和辊中的每一者在其上具有压花以便在涂层上形成低孔隙率区域。
图15A-H示出了LP/HD区域的各种可拼合形状的示意性局部平面图。
图16A-F示出了LP/HD区域的各种非可拼合形状的示意性局部平面图。
图17-18分别是制造电池电极的第一方法和第二方法的流程图。
具体实施方式
现在参考附图，其中，在若干视图中相似的数字指示相似的部分，本文中示出并描述了多层电池电极20以及制造电池电极20的方法100、200。如上文所介绍的，缩写“LP/HD”和“HP/LD”在本文中分别被用于表示是低孔隙率/高密度或高孔隙率/低密度中的任一者的区域。如本文中所描述的，“低孔隙率”和“高密度”可互换使用，并且“高孔隙率”和“低密度”可互换使用。注意，“低”和“高”表示彼此的相对比较（例如，低孔隙率相对高孔隙率，以及低密度相对高密度），并且不必然表示任何绝对值或数量。
本公开的多层电池电极20（包括通过本公开的方法100、200生产的那些多层电池电极）通过在每个涂层30、40、50上具有LP/HD区域36、46、56（其可通过压印和/或压缩形成）和HP/LD 39、49、59（其不必然被压印或压缩）的技术效果解决上文所描述的失准或失配的技术问题，其中两组均有目的地确定尺寸、形状和布置以便提供在每对相邻涂层30、40、50之间的相应的第一导电路径64以及跨越所有涂层30、40、50的第二导电路径66，即使当在任何一对相邻涂层30、40、50之间存在对齐误差时也是如此。事实上，本公开的电极20和方法100、200能够比惯常的电极和方法容忍远为更大的对齐误差，因此提供了优于其他方法的显著的技术优点。
图1示出了根据惯常的配准方法配准的三个图案化涂层的示意性平面图。第一或底层被示为灰色圆圈的“W”图案，这些灰色圆圈中的一个由附图标记10表示。第二或中间层被示为有交叉影线圆圈的“W”图案，这些有交叉影线圆圈中的一个由附图标记12表示，并且第三或顶层被示为素色圆圈的“W”图案，这些素色圆圈中的一个由附图标记14表示。这些圆圈10、12、14以及附图中未指派有附图标记的那些圆圈表示相应的HP/LD区域，并且围绕这些圆圈以及在这些圆圈之间的空白空间表示压缩的LP/HD区域15。圆圈10、12、14或HP/LD区域各自具有相应的整体特征尺寸d，在这种情况下，该整体特征尺寸将是每个圆圈10、12、14的相应直径。圆圈10、12、14或HP/LD区域还具有在任何给定HP/LD区域的中心到其最接近的邻近HP/LD区域的中心之间测量的（或在任何给定HP/LD区域的边缘到其最接近的邻近HP/LD区域的对应边缘之间测量的）层内间距p。
在惯常的实践中，层内间距p跨越每个涂层以及还有在所有涂层当中均被保持为常数，因此使HP/LD区域的图案有规律地重复以便促进层到层配准。在图1中，注意，三个HP/LD区域组成的两组或堆叠16由虚圆形线指示，以及两个HP/LD区域组成的一组或堆叠17也由虚圆形线指示。注意，尽管使用仅五个HP/LD区域的“W”形状来表示每个涂层，但是在实际实践中，每个涂层可具有数百或数千个这种区域。此处，在图1中，三个“W”分组（即，涂层）彼此偏移，但是这表示要对齐尽可能多的单独的HP/LD区域（例如，由虚圆形线指示的分组16、17）的努力。相邻涂层上的任何一对HP/LD区域之间的失准或失配的量被称为对齐误差e，它被表达为两个失准的HP/LD区域的相应中心（或相应的对应边缘）之间的距离，如沿平行于这些涂层的表面的方向测量的。为了清楚起见，注意，在同一涂层上的两个邻近HP/LD区域之间测量层内间距p，同时在彼此相邻的两个不同涂层上的两个HP/LD区域之间测量对齐误差e。例如，图1示出了第一或底（灰色）层上的一个HP/LD区域10的特征尺寸d、第三或顶（白色）层上的两个HP/LD区域之间的层内间距p、以及两个HP/LD区域（其中一个在第一或底（灰色）层上，且另一个在相邻的第二或中间（有交叉影线）层上）之间的对齐误差e。
然而，图2表示一种情况，其中这些HP/LD区域的即使少量的失准或失配也能够导致HP/LD区域不重叠或几乎不重叠，如由虚圆形线18和19指示的，这些虚圆形线分别对应于图1的虚圆形线16和17。图2中所示的三个层及其相应的HP/LD区域具有与图1中相同的特征尺寸d和层内间距p，但是对齐误差e在图2中比在图1中更大。（一个对齐误差e在底（灰色）层和中间（有交叉影线）层的两个HP/LD区域之间示出，且另一个对齐误差e在中间（有交叉影线）层和顶（白色）层的两个其他HP/LD区域之间示出）。这些不良或失败的对齐/配准18、19导致从层到层以及跨越作为整体的整个层的集合的不期望地不良或失败的电连接。
相比之下，根据本公开的电极20和用于制造电极20的方法100、200通过如下方式来解决该潜在问题：将LP/HD区域36、46、56和HP/LD区域39、49、59确定尺寸、形状和/或布置成使得与由图1-2表示的惯常的方法相比提供远为更大的对齐或配准误差容限。
图3-12、图15A-H以及图16A-F示出了电池电极20的各个方面，并且图13-14和图17-18图示了用于制造电极20的方法100、200的各个方面。图3示出了多层电池电极20的示意性横截面侧视图，该多层电池电极20被形成为多层夹心体。图4示出了所提供的导电片材22的示意性侧视图，其中片材22具有第一或顶表面24以及与第一表面24相对的第二或底表面26。该片材可由铝、铜或适合于在电池的化学环境中使用的任何其他导电材料。片材22的一些部分可任选地涂覆有绝缘材料，但是第一表面24的至少工作部分应是未涂覆且导电的。图5示出了导电片材22的示意性侧视图，其中第一或基础涂层30被添加到片材22的第一表面24上。该涂层30由离子传输介质制成，离子传输介质诸如用于阳极的石墨硅、或用于阴极的镍锰钴（NMC）或镍锰钴铝（NMCA）。涂层30的厚度可以是20至1000微米，并且在许多情况下在100和500微米之间。涂层30具有顶表面或暴露表面33、以及与片材22的第一表面24密切接触的底表面34（与顶表面33相对）。
图6示出了在第一涂层30中已形成LP/HD区域36之后导电片材22和第一涂层30的示意性侧视图。LP/HD区域36跨越涂层30的暴露表面33以二维阵列32形成，由此形成“图案化”的涂层或层30。（下文将描述用于在涂层30中形成这些LP/HD区域36的方法。）涂层30的非为LP/HD区域36的二维阵列32的其余部分37限定了互连的HP/LD区域39的网络38。LP/HD区域36中的每一者由HP/LD区域39中的一个或多个可环绕地界定（即，完全地环绕和界定）。如下文更详细地描述的，HP/LD区域39中的每一个均具有相应的特征尺寸D，并且在相邻HP/LD区域39之间限定层内间距P。
图7示出了导电片材22和第一涂层30的示意性侧视图，其中由离子传输介质制成的第二涂层40被添加在图案化的第一涂层30顶上。第二涂层40具有顶表面或暴露表面43，以及与第一涂层30的顶表面33密切接触的底表面44（与顶表面43相对）。离子传输介质的第二涂层40可由与用于第一涂层30的材料相同的材料制成，或者其可以是不同材料。图8示出了在第二涂层40中已形成LP/HD区域46之后导电片材22以及第一涂层30和第二涂层40的示意性侧视图。LP/HD区域46跨越第二涂层40的暴露表面43以二维阵列42形成，由此形成“图案化”的第二涂层或层40。第二涂层40的非为LP/HD区域46的二维阵列42的其余部分47限定了互连的HP/LD区域49的网络48。LP/HD区域46中的每一个均由HP/LD区域49中的一个或多个可环绕地界定。HP/LD区域49中的每一个均具有相应的特征尺寸D，并且在相邻HP/LD区域49之间限定层内间距P。在如上文所描述的那样形成LP/HD区域46和HP/LD区域49的情况下，形成了完整的多层电池电极20。
图9示出了多层电池电极20的另一种构型的透视图，并且图10示出了图9中所示的构型的示意性平面图。在该构型中，已添加第三涂层50，并且其中该第三涂层的关联的LP/HD区域56的阵列52和互连的HP/LD区域59的网络58形成在涂层50中。HP/LD区域59中的每一个的特征尺寸D（其可被表征为或视为在两个相邻LP/HD区域56的边缘之间的HP/LD区域59的宽度）可为大约5到50微米，同时邻近HP/LD区域59之间的层内间距P可为大约50到200微米。（对于D和P的这些相同范围也可应用于其他涂层30、40上的其他HP/LP区域39、49。）注意，导电片材22以及第一涂层30、第二涂层40和第三涂层50在图9-10中全部呈现为完美地排成行，并且在三个层30、40、50当中没有明显的失准或失配。
然而，图11-12示出了第一涂层30、第二涂层40和第三涂层50的两种其他可能的布置的示意性平面图，其中在三个层30、40、50当中存在一些失准。（注意，LP/HD区域在此被图示为空白的方形“孔”，其中每个涂层30、40、50呈现为HP/LD区域39、49、59的网格或网络38、48、58，但这仅出于说明的目的，使得能够更容易看到HP/LD区域39、49、59的重叠。）如上文所提到的，相应的对齐或配准误差E可在每对相邻的二维阵列32、42、52之间（例如，在第一阵列32和第二阵列42之间、在第二阵列42和第三阵列52之间等）出现。两个相邻阵列之间的对齐或配准误差E被限定为一个阵列32、42、52或层30、40、50的任何给定HP/LD区域39、49、59和另一相邻阵列32、42、52或层30、40、50的最接近的HP/LD区域39、49、59之间的距离，如沿平行于这两个相邻阵列的表面的方向测量的。注意，对齐误差E不必然是整个阵列与相邻阵列偏移多远的度量，而是一个阵列的每个单独的HP/LD区域与另一相邻阵列的最接近的HP/LD区域偏移多远的度量。
例如，图11示出了（i）底部（灰色）阵列32或层30的HP/LD区域39和（ii）中间（有交叉影线）阵列42或层40的对应的相邻HP/LD区域49之间的一个对齐误差E、加上（iii）中间（有交叉影线）阵列42或层40的HP/LD区域49和（iv）顶部（白色）阵列52或层50的对应的相邻HP/LD区域59之间的另一个对齐误差E。（注意，虽然图11中的两个对齐误差E被示为在两个HP/LD区域拐角之间对角地测量，但是这些对齐误差E也可在两个对应的相邻HP/LD区域直线段之间水平地或竖直地测量。）
图12示出了三个阵列32、42、52或涂层30、40、50的不同布置，其中在相邻阵列32、42、52或层30、40、50的HP/LD区域39、49、59之间具有不同的（且更大的）一对对齐误差E。即使存在该更大量的对齐误差E，HP/LD区域39、49、59在相邻层30、40、50之间–即，在底部（灰色）层30和中间（有交叉影线）层40之间以及在中间（有交叉影线）层40和顶部（白色）层50之间–也彼此重叠，由此在HP/LD区域39的底部网络32和HP/LD区域49的中间网络42之间提供第一导电路径64，以及在HP/LD区域49的中间网络42和HP/LD区域59的顶部网络52之间提供另一第一导电路径64，以及为可添加的任何附加涂层和网络如此提供第一导电路径。这还经由重叠的HP/LD区域39、49、59的堆叠网络32、42、52跨越所有涂层30、40、50提供了第二导电路径66。即使当对齐误差E大于HP/LD区域39、49、59的特征尺寸D时，并且即使当对齐误差E与层内间距P一样大时（当D ≤ E ≤ P时），也可提供这些第一导电路径64和第二导电路径66。该增大的失准或失配容限远大于上述常规方法所容忍的失准或失配容限。（还注意，在所描述的布置和构型中的每一种中，通过各种重叠的LP/HD区域36、46、56提供了从层到层以及跨越集体地所有层30、40、50的连续接触路径）。
图13-14分别示出了压模70和辊76的示意性透视图，所述压模和辊中的任一者均可用于在每个涂层30、40、50上形成LP/HD区域36、46、56。压模70具有形成在压模70的平坦图案化表面72上的多个压花74，同时辊76具有形成在辊76的圆柱形图案化表面78上的多个压花79。压模70和辊76上的相应压花74、79被确定尺寸、形状和布置成以便能够对每个涂层30、40、50的相应的暴露表面33、43、53进行压印，以产生LP/HD区域36、46、56的二维阵列32、42、52。对于使用压模70的情况，可将压模70倒置并按压到每个涂层30、40、50的暴露表面33、43、53上。对于使用辊76的情况，可将生产中（in-process）的电池电极20放置在输送机77上，当辊76以对应于输送机速度的速率滚动时，输送机77在下方并抵靠压花79馈送电极20。
图15A-H示出了LP/HD区域36的各种可拼合形状80的示意性局部平面图，并且图16A-F示出了LP/HD区域36的各种非可拼合形状90的示意性局部平面图。（注意，尽管在附图中仅使用附图标记36和39来表示单个涂层30的LP/HD区域36和HP/LD区域39，但是这些形状80、90和图案也应用于其他涂层40、50的LP/HD区域46、56和HP/LD区域49、59。）如本文中所使用，“可拼合”指代可与相同形状的其他图形恰好地配合在一起而在其间没有任何间隙的形状，同时“非可拼合”形状不能配合在一起而在其间没有间隙。注意，由于图15A-H和16A-F仅是示意图，因此它们主要旨在示出LP/HD区域36的形状80、90，并且其中HP/LD区域39仅由可环绕地界定和限制LP/HD区域36的线表示。如图15A-H中所示，可拼合形状80包括方形82、三角形83、非方形矩形84、非矩形平行四边形85、梯形86、六边形87、菱形88和十字形89。并且，如图16A-F中所示，非可拼合形状90包括圆形92、椭圆形93、五边形94、云形95、四角星形96和五角星形97。当然，可使用除了此处所图示的可拼合形状和非可拼合形状之外的其他可拼合形状80和非可拼合形状90。上文所描述的压模70或辊76可用于以可拼合形状80或非可拼合形状90的选定图案来形成LP/HD区域36。
图17示出了根据一个实施例的流程图，其图示了制造多层电池电极20的第一方法100。方法100在框110处开始，并且在框120处包括提供具有相对的第一表面24和第二表面26的导电片材22的步骤，其中至少第一表面24是导电的。接下来，在框130处，将离子传输介质的第一或基础涂层30施加到导电片材22的第一表面24上。然后，在框140处，在涂层30的顶表面33上形成LP/HD压印区域36的二维阵列32。在框150处，将离子传输介质的后续或第二涂层40施加到先前施加的或第一涂层30上，并且在框160处，在后续或第二涂层40的暴露的顶表面43上形成LP/HD压印区域46的后续二维阵列42。在框170处，关于是否需要后续涂层进行检查或做出决定；如果决定为是（“Y”），则通常对于多个循环来重复框150和160（施加后续涂层和形成LP/HD区域的后续二维阵列），直到在框170处的检查或决定产生否（“N”），这指示不需要另外的涂层，此时方法100在框180处终止。
在该第一方法100中，每个涂层30、40、50的非为LP/HD区域36、46、56的相应二维阵列32、42、52的相应其余部分37、47、57限定了互连的HP/LD区域39、49、59的相应网络38、48、58，其中，对于每个涂层30、40、50，其LP/HD区域36、46、56中的每一个由其HP/LD区域39、49、59中的相应的一个或多个可环绕地界定。HP/LD区域39、49、59中的每一个具有相应的特征尺寸D，并且在每个涂层的HP/LD区域39、49、59中的相邻的区域之间限定层内间距P，使得每对相邻的二维阵列32、42、52在其间具有相应的对齐误差E，并且其中，当D ≤ E ≤ P时，经由HP/LD区域39、49、59的相应网络32、42、52跨越其形成相应的第一导电路径64，并且其中，经由HP/LD区域39、49、59的网络32、42、52跨越所有涂层30、40、50形成第二导电路径66。
同样在该第一方法100中，每个二维阵列32、42、52均可与每个其他二维阵列32、42、52一样具有LP/HD区域36、46、56和HP/LD区域39、49、59的大致相同的布置。对于每个涂层30、40、50，其LP/HD区域36、46、56可具有比其HP/LD区域39、49、59更低的孔隙率和/或更高的密度。此外，特征尺寸D可以是如在相邻LP/HD区域36、46、56之间测量的宽度。
进一步地，在该第一方法100中，可使用在其相应的图案化表面72、78上具有压花74、79的图案的压模70或辊76来形成LP/HD区域36、46、56的每个二维阵列32、42、52，其中，压花74、79布置在相应的图案化表面72、78上以便对应于LP/HD区域36、46、56的每个二维阵列32、42、52。LP/HD区域36、46、56中的每一个可具有相应的可拼合形状80，其中，每种相应的可拼合形状80可以是方形82、三角形83、非方形矩形84、非矩形平行四边形85、梯形86、六边形87、菱形88和十字形89中的一者或多者。替代地，LP/HD区域36、46、56中的每一者可具有相应的非可拼合形状90，其中，每种相应的非可拼合形状90可以是圆形92、椭圆形93、五边形94、云形95和星形96、97中的一者或多者。在以上构型中的任一者中，特征尺寸D与层内间距P之比–即，D/P–可大于或等于0.10且小于或等于0.50。
图18示出了根据另一个实施例的流程图，其图示了制造多层电池电极20的第二方法200。该方法200在框210处开始，并且在框220处包括提供具有相对的第一表面24和第二表面26的导电片材22的步骤，其中至少第一表面24是导电的。接下来，在框230处，将离子传输介质的基础涂层30施加到导电片材22的第一表面24上。然后，在框240处，对基础涂层30进行压印（例如，利用压模70、辊76或其他工具或模具），以便在涂层30的顶表面33上形成LP/HD压印区域36的二维阵列32。在框250处，将离子传输介质的后续涂层40施加到先前施加的涂层30上，并且在框260处，对后续涂层40进行压印，以便在后续涂层40的暴露的顶表面43上形成LP/HD压印区域46的后续二维阵列42。在框270处，对是否需要另一个涂层进行检查或做出决定；如果为是（“Y”），则通常对于多个循环重复框250和260，直到检查或决定产生否（“N”），这指示不需要另外的涂层，此时方法200在框280处终止。
在该第二方法200中，每个涂层的非为LP/HD压印区域36、46、56的相应二维阵列32、42、52的相应其余部分37、47、57限定了互连的HP/LD区域39、49、59的相应网络38、48、58，其中，对于每个涂层30、40、50，LP/HD压印区域36、46、56中的每一个由其HP/LD区域39、49、59中的相应的一个或多个可环绕地界定。HP/LD区域39、49、59中的每一个具有相应的特征尺寸D，该特征尺寸被表征为如在相邻的LP/HD压印区域36、46、56之间测量的宽度，并且在每个涂层30、40、50的HP/LD区域39、49、59中的相邻区域之间限定层内间距P，使得每对相邻的二维阵列32、42、52在其间具有相应的对齐误差E，并且其中，当D ≤ E ≤ P时，经由HP/LD区域39、49、59的相应网络38、48、58跨越其形成相应的第一导电路径64，其中，经由HP/LD区域39、49、59的网络38、48、58跨越所有涂层30、40、50形成第二导电路径66。
进一步地，在该第二方法200中，每个二维阵列32、42、52均可与每个其他二维阵列32、42、52一样具有LP/HD压印区域36、46、56和HP/LD区域39、49、59的大致相同的布置。对于每个涂层30、40、50，其LP/HD压印区域36、46、56中的每一个可具有比其HP/LD区域39、49、59更高的密度和更低的孔隙率。LP/HD压印区域36、46、56中的每一个可具有相应的可拼合形状80（其中，每种相应的可拼合形状80是方形82、三角形83、非方形矩形84、非矩形平行四边形85、梯形86、六边形87、菱形88和十字形89中的一者或多者）或相应的非可拼合形状90（其中，每种相应的非可拼合形状90是圆形92、椭圆形93、五边形94、云形95和星形96、97中的一者或多者）。
注意，在第一方法100中，在框160处的形成LP/HD区域46的后续二维阵列42的步骤可包括将后续阵列42偏移预定量，诸如½ P（即，层内间距P的一半）。同样地，在第二方法200中，在框260处的对后续涂层40进行压印以形成LP/HD区域46的后续二维阵列42的步骤可包括将压印部（及因此后续阵列42）偏移预定量，诸如½ P。
根据又一个实施例，电池电极20包括：导电片材22，其具有第一表面24；以及堆叠在第一表面24上的离子传输介质的两个或更多个涂层30、40、50。每个涂层30、40、50具有在其中形成的LP/HD压印区域36、46、56的相应二维阵列32、42、52，其中，每个涂层30、40、50的非为LP/HD压印区域36、46、56的相应二维阵列32、42、52的相应其余部分37、47、57限定了互连的HP/LD区域39、49、59的相应网络38、48、58，其中，对于每个涂层30、40、50，其LP/HD压印区域36、46、56中的每一个由其HP/LD区域39、49、59中的相应的一个或多个可环绕地界定。HP/LD区域39、49、59中的每一个均具有相应的特征尺寸D，并且在每个涂层的HP/LD区域39、49、59中的相邻的区域之间限定层内间距P，使得每对相邻的二维阵列32、42、52在其间具有相应的对齐误差E，并且其中，当D ≤ E ≤ P时，经由HP/LD区域39、49、59的相应网络38、48、58跨越其形成相应的第一导电路径64，并且其中，经由HP/LD区域39、49、59的网络38、48、58跨越所有涂层30、40、50形成第二导电路径66。
在以上电池电极中，每个二维阵列32、42、52可与每个其他二维阵列32、42、52一样具有LP/HD压印区域36、46、56和HP/LD区域39、49、59的大致相同的布置。对于每个涂层30、40、50，特征尺寸D可以是如在相邻的LP/HD压印区域36、46、56之间测量的宽度，并且其LP/HD压印区域36、46、56可具有比其HP/LD区域39、49、59更低的孔隙率和更高的密度。LP/HD压印区域36、46、56中的每一个可具有：（i）相应的可拼合形状80，其中，每种相应的可拼合形状80是方形82、三角形83、非方形矩形84、非矩形平行四边形85、梯形86、六边形87、菱形88和十字形89中的一者或多者；或（ii）相应的非可拼合形状90，其中，每种相应的非可拼合形状90是圆形92、椭圆形93、五边形94、云形95和星形96、97中的一者或多者。特征尺寸与层内间距之比D/P可具有范围0.10 ≤ D/P ≤ 0.50，或者其可具有0.20 ≤ D/P ≤ 0.33的更窄范围。
以上描述旨在为说明性的且非限制性的。尽管本文中所描述的材料的尺寸和类型旨在为说明性的，它们决非意在为限制性的，并且是示例性实施例。在以下权利要求中，术语“第一”、“第二”、“顶部”、“底部”等的使用仅用作标记，且并不旨在对其对象强加数值或位置要求。如本文中所使用，以单数形式记载并且在前是词语“一”或“一个”的元件或步骤应被理解为不排除多个这种元件或步骤，除非明确地陈述了这种排除。此外，短语“A和B中的至少一者”和短语“A和/或B”中的每一个均应被理解为意指“仅A、仅B、或A和B两者”。此外，除非明确陈述为相反情况，否则实施例“包括”或“具有”具有特定性质的一个元件或多个元件可包括不具有该性质的附加的这种元件。并且，当在本文中使用诸如“大致”和“通常”的广泛描述性副词来修饰形容词时，这些副词意指“多半”、“在显著程度上”和/或“在很大程度上”，并且不必然意指“完美地”、“完全地”、“严格地”或“全部地”。
本书面描述使用了包括最佳模式的示例，以使得本领域技术人员能够根据本公开制造和使用装置、系统以及物质的组成，和执行方法。包括等同物的以下权利要求限定了本公开的范围。

Claims (10)

1.一种制造电池电极的方法，所述方法包括：
将离子传输介质的涂层施加到导电片材的第一表面上；
在所述涂层上形成低孔隙率区域的二维阵列；
将所述离子传输介质的后续涂层施加到先前施加的涂层上；以及
在所述后续涂层上形成低孔隙率区域的后续二维阵列；
其中，每个涂层的非为低孔隙率区域的相应二维阵列的相应其余部分限定了互连的高孔隙率区域的相应网络，其中，对于每个涂层，其低孔隙率区域中的每一个由其高孔隙率区域中的一个或多个可环绕地界定；
其中，所述高孔隙率区域中的每一个具有相应的特征尺寸D，并且其中，在每个涂层的高孔隙率区域中的相邻区域之间限定层内间距P，使得每对相邻的二维阵列在其间具有相应的对齐误差E，并且其中，当D ≤ E ≤ P时，经由高孔隙率区域的相应网络跨越每对相邻的二维阵列形成相应的第一导电路径；并且
其中，经由高孔隙率区域的网络跨越所有涂层形成第二导电路径。
2.根据权利要求1所述的方法，其中，每个二维阵列与每个其他二维阵列一样具有低孔隙率区域和高孔隙率区域的大致相同的布置。
3.根据权利要求1所述的方法，其进一步包括：
对于多个循环，重复施加后续涂层和形成低孔隙率区域的后续二维阵列的步骤。
4.根据权利要求1所述的方法，其中，对于每个涂层，其低孔隙率区域具有比其高孔隙率区域更低的孔隙率。
5.根据权利要求1所述的方法，其中，对于每个涂层，其低孔隙率区域具有比其高孔隙率区域更高的密度。
6.根据权利要求1所述的方法，其中，所述特征尺寸D是如在相邻的低孔隙率区域之间测量的宽度。
7.根据权利要求1所述的方法，其中，使用在其图案化表面上具有压花的图案的压模或辊来形成低孔隙率区域的每个二维阵列，其中，所述压花布置在所述图案化表面上以便对应于低孔隙率区域的每个二维阵列。
8.根据权利要求1所述的方法，其中，所述低孔隙率区域中的每一个具有相应的可拼合形状，其中，每种相应的可拼合形状是方形、三角形、非方形矩形、非矩形平行四边形、梯形、六边形、菱形和十字形中的一者或多者。
9.根据权利要求1所述的方法，其中，所述低孔隙率区域中的每一个具有相应的非可拼合形状，其中，每种相应的非可拼合形状是圆形、椭圆形、五边形、云形和星形中的一者或多者。
10.根据权利要求1所述的方法，其中，0.10 ≤ D/P ≤ 0.50。
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