CN114420561B - 一种igbt器件及其制造方法 - Google Patents

一种igbt器件及其制造方法 Download PDF

Info

Publication number
CN114420561B
CN114420561B CN202210327695.9A CN202210327695A CN114420561B CN 114420561 B CN114420561 B CN 114420561B CN 202210327695 A CN202210327695 A CN 202210327695A CN 114420561 B CN114420561 B CN 114420561B
Authority
CN
China
Prior art keywords
region
window
electrode
gate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210327695.9A
Other languages
English (en)
Other versions
CN114420561A (zh
Inventor
姜春亮
李伟聪
雷秀芳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Vergiga Semiconductor Co Ltd
Original Assignee
Vanguard Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vanguard Semiconductor Co Ltd filed Critical Vanguard Semiconductor Co Ltd
Priority to CN202210327695.9A priority Critical patent/CN114420561B/zh
Publication of CN114420561A publication Critical patent/CN114420561A/zh
Application granted granted Critical
Publication of CN114420561B publication Critical patent/CN114420561B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种IGBT器件及其制造方法，制造方法包括：在基底的漂移区上方形成平面栅结构；在漂移区上形成基区以及体区；在基区上形成发射区，在体区上形成控制栅区；形成覆盖平面栅结构以及漂移区的介质层；形成贯穿介质层的第一电极、控制电极以及采样电极；第一电极分别与发射区以及接触区电连接，控制电极与控制栅区电连接，采样电极与体区电连接；体区、控制栅区、采样电极以及控制电极构成电流采样结构。在IGBT器件制造过程中在漂移区上形成电流采样结构，利用采样电极可以获取到电流信号，通过控制电极施加不同大小的电压可以控制电流采样的比例，实现电流便捷采样，并形成一种集成可控的电流采样结构及IGBT器件。

Description

一种IGBT器件及其制造方法
技术领域
本发明涉及IGBT器件领域，具体涉及一种IGBT器件及其制造方法。
背景技术
综合场控器件和双极型器件二者优点的绝缘栅双极晶体管（Insulated-GateBipolar Transistors，IGBT）因其在频率、电流及电压使用范围的优势在功率变换和自动控制领域占有重要地位，成为功率变换产品的核心器件。受市场和应用需求的影响，当IGBT应用于轨道交通、航空航天、高压直流输电等对IGBT的性能要求比较高的场景时，常会遇到IGBT失效的问题，所以提高IGBT器件可靠性是目前主要的研究方向之一，其中对IGBT过流保护是重点关注问题之一。
在IGBT的过流保护方面，当前主要是通过将输出电流进行采样并将采样信号反馈给过流保护电路从而实现对IGBT的过流保护。但由于IGBT大电流高电压的特性，无论是串联电阻的直接采样还是利用互感原理的间接采样都存在各自的缺陷，如直接采样功耗高、间接采样精度低、成本高、采样电路比较复杂等。
发明内容
本发明主要解决的技术问题是现有的IGBT器件的电流采样困难的技术问题。
根据第一方面，一种实施例中提供一种IGBT器件的制造方法，包括：
在基底的漂移区上方形成平面栅结构，平面栅结构包括形成在漂移区上方的栅介质层以及形成在栅介质层上方的栅极；漂移区具有第二导电类型；
在漂移区上形成基区以及体区，基区以及体区具有第一导电类型；第一导电类型和第二导电类型属于不同的半导体导电类型；
在基区上形成发射区，在体区上形成控制栅区；发射区以及控制栅区具有第二导电类型；
形成覆盖平面栅结构以及漂移区的介质层；
形成贯穿介质层的第一电极、控制电极以及采样电极；第一电极分别与发射区以及接触区电连接，控制电极与控制栅区电连接，采样电极与体区电连接；体区、控制栅区、采样电极以及控制电极构成电流采样结构。
根据第二方面，一种实施例中提供一种IGBT器件，采用第一方面所描述的制造方法制造。
根据第三方面，一种实施例中提供一种IGBT器件，包括至少一个元胞，元胞包括第一电极、第二电极以及位于第一电极和第二电极之间的半导体单元，半导体单元包括：
漂移区，具有第二导电类型，用于在IGBT器件处于正向耐压过程中作为耗尽层；
缓冲层，位于漂移区下方，缓冲层具有第二导电类型，缓冲层用于在IGBT器件处于正向耐压过程中作为场截止层；
集电区，位于缓冲层下方，具有第一导电类型，集电区与第二电极电连接；
基区，形成在漂移区，具有第一导电类型；
发射区或者发射区以及接触区，发射区形成在基区，发射区具有第二导电类型；接触区形成在基区，接触区与发射区并列设置且接触，接触区具有第一导电类型且接触区的掺杂浓度大于基区的掺杂浓度；发射区以及接触区分别与第一电极电连接；
平面栅结构，形成在漂移区上方，平面栅结构包括栅介质层以及形成在栅介质层上方的栅极；
电流采样结构，电流采样结构包括体区、控制栅区、采样电极以及控制电极，体区形成在漂移区，控制栅区形成在体区，体区具有第一导电类型，控制栅区具有第二导电类型，控制电极与控制栅区电连接，采样电极与体区电连接；第一导电类型和第二导电类型属于不同的半导体导电类型；
介质层，覆盖平面栅结构以及漂移区，第一电极、采样电极以及控制电极分别贯通介质层。
依据上述实施例的IGBT器件及其制造方法，在IGBT器件制造过程中在漂移区上形成电流采样结构，利用采样电极可以获取到电流信号，通过控制电极施加不同大小的电压可以控制电流采样的比例，实现电流便捷采样，并形成一种集成可控的电流采样结构及IGBT器件。
附图说明
图1为一种实施例提供的一种IGBT器件的流程图；
图2为一种实施例的一种IGBT器件的制造方法的过程图之一；
图3为一种实施例的一种IGBT器件的制造方法的过程图之二；
图4为一种实施例的一种IGBT器件的制造方法的过程图之三；
图5为一种实施例的一种IGBT器件的制造方法的过程图之四；
图6为一种实施例的一种IGBT器件的制造方法的过程图之五；
图7为一种实施例的一种IGBT器件的制造方法的过程图之六；
图8为一种实施例的一种IGBT器件的制造方法的过程图之七；
图9为一种实施例的一种IGBT器件的制造方法的过程图之八；
图10为一种实施例的一种IGBT器件的制造方法的过程图之九；
图11为一种实施例的一种IGBT器件的制造方法的过程图之十。
附图标记：1-集电区；2-缓冲层；21-第一窗口；22-第二窗口；3-漂移区；4-栅介质层；41-第一平面栅结构；42-第二平面栅结构；5-栅极；6-基区；7-体区；8-发射区；9-接触区；10-控制栅区；11-介质层；111-第六窗口；112-第七窗口；113-第八窗口；12-控制电极；13-采样电极；14-第一电极；15-第二电极；16-第一光刻胶层；161-第三窗口；162-第四窗口；163-第五窗口。
具体实施方式
下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接（联接）。
在本申请中，第一导电类型和第二导电类型属于不同的半导体导电类型，第一导电类型为N型或P型，第二导电类型为P型或N型；当第一导电类型为N型时，第二导电类型则为P型，反之亦然。在本申请中以第一导电类型为P型，第二导电类型为N型为例进行说明。
在本申请中，IGBT器件的衬底一般指硅片，但根据实际的器件应用也可以采用其他材料，如碳化硅、氮化镓等。衬底可以为N型、P型或无掺杂，用于器件制作过程的起始材料或起始结构层。衬底在对应不同的器件的类型时，在器件制作完毕后，可以作为器件的集电区、缓冲层或漂移区等结构。基底（或称基片）为对衬底进行掺杂、外延、热氧化等处理后得到的结构，外形结构还是以单晶硅为主体的片状结构，一般也可以称为晶圆或者硅片。在批量化生产中，多种器件可能采用相同的衬底进行相同的处理，因此，可以形成标准化的基底用于生产，不需要从头对衬底处理，可以节省时间。具体对应IGBT器件的类型而定，IGBT器件可以为PT (punch through)型、NPT(non-punch through)型或FS（field stop）型IGBT器件。针对器件的类型可以选用不同的基底。
例如，IGBT器件为PT型IGBT器件时，基底包括集电区、缓冲层以及漂移区，衬底可以为高浓度的P型直拉单晶硅（作为后续器件的集电区），缓冲层可以为生长在衬底上的一层掺杂浓度较高的N型单晶硅，漂移区可以为淀积在缓冲层上的轻掺杂的N型外延层。
又例如，IGBT器件为NPT型IGBT器件时，基底包括采用轻掺杂N型区熔单晶硅的硅片作为衬底（作为后续器件的漂移区），先在硅片的正面制作元胞并用钝化层保护好，之后再将硅片背面减薄到合适厚度。最后在减薄的硅片背面进行P型掺杂，形成集电区。
再例如，IGBT器件为FS型IGBT器件时，基底包括漂移区或缓冲层以及漂移区。衬底可以采用轻掺杂N型区熔单晶硅的硅片，当基底只有漂移区时，完成正面元胞制作之后再进行背面工艺（硅片减薄、缓冲层以及集电区的形成）。当基底包括缓冲层以及漂移区时，采用N型硅片作为衬底（对应为器件的缓冲层），通过外延硅片的正面形成漂移区，完成正面元胞制作，硅片背面减薄之后，进行P型掺杂，形成集电区。
在本发明实施例中，通过在IGBT器件中集成可控的电流采样结构，通过电流采样结构可以获得与集电区电流相关的采样电流，通过控制栅极施加的电压还可以控制采样的比例，以实现便捷且高精度，等效获得IGBT器件的电流信息。
实施例一：
请参考图1，本实施例提供一种IGBT器件的制造方法，包括：
步骤0：提供一基底；其中，基底可以包括自下而上层叠设置的集电区1、缓冲层2以及漂移区3；或者，基底包括自下而上层叠的缓冲层2以及漂移区3；或者，基底包括漂移区3；缓冲层2以及漂移区3均具有第二导电类型，集电区1具有第一导电类型。在本发明实施例中，以IGBT器件为FS型IGBT器件，基底包括缓冲层2以及漂移区3为例进行说明。
在实际应用中，步骤0可以包括：
步骤001：提供一N型硅片作为衬底，对应为器件的缓冲层2。衬底可以为单晶硅硅片，晶向为<100>。在本实施例中，采用已经具有固定电阻率固定掺杂的硅片作为缓冲层，较于利用离子注入形成的缓冲层更加稳定，避免采用离子注入形成缓冲层存在杂质分布和结深不易控制的问题，而要达到一定结深的缓冲层必须采用高能离子注入，这对晶格造成的损伤会增加IGBT 的漏电，不利于在高温环境下工作。缓冲层可以保证IGBT器件的耐压与导通电阻间的优化情况。
步骤002：在衬底（缓冲层2）上方通过外延生长N型单晶硅作为漂移区3。漂移区3用于耐压需要保证一定的厚度，且根据不同型号的器件的要求不同。采用外延方式形成能满足不同厚度的要求。在完成硅片上正面结构的形成后，需要根据IGBT器件设计的参数，将缓冲层2减薄，并形成集电区1。直接采用衬底作为集电区，并不能好控制缓冲层2的厚度，采用高能注入及低温退火形成背面集电区，相较于集电区作为衬底的方法，离子注入的方式更容易控制集电区的注入效率避免器件关断时间过长。
步骤1：如图2所示，在基底的漂移区3上方形成平面栅结构，平面栅结构可以包括形成在漂移区3上方的栅介质层4以及形成在栅介质层4上方的栅极5。
在实际生产中，步骤1以及步骤2的顺序并不限制，在为了提高生产效率，降低成本，减少工序的目的下，一般先执行步骤1，最后利用平面栅结构进行自对准工艺来执行步骤2。
对应平面栅形成的工艺不同，栅极材料层以及栅介质层4可以是分步刻蚀，也可以是同步刻蚀，例如，当采用同步刻蚀时，步骤1可以包括：
步骤101：在漂移区3上方形成栅介质层4，在栅介质层4上方形成栅极材料层。当栅介质层4采用二氧化硅层时，可以通过热氧化形成氧化层作为栅介质层4；其他介质材料一般采用薄膜工艺（沉积工艺）形成，本实施例并不限制。IGBT器件的栅极5一般为多晶硅，通过沉积的方式形成在栅介质层4的上表面。
步骤102：对栅极材料层以及栅介质层4进行图案化处理，保留在栅介质层4上方的栅极材料层形成栅极5，得到平面栅结构。例如，通过光刻以及刻蚀形成如图2所示的多个平面栅结构，多个平面栅结构之间形成有第一窗口21以及第二窗口22。
又例如，当采用分步刻蚀时，步骤1可以包括：
步骤110：在漂移区3上方形成栅介质层4，以第一图案对栅介质层4进行图案化处理。
步骤120：在漂移区3以及栅介质层4上方形成栅极材料层，以第一图案对栅极材料层进行图案化处理，去除基底上的栅极材料层，保留在栅介质层4上方的栅极材料层形成栅极5，得到平面栅结构。与上述同步刻蚀对应的平面栅结构同理，栅介质层4以及栅极5的材料并不限制，可以采用IGBT器件可以使用的任一种材料。上述分步刻蚀，栅介质层4以及栅极材料层光刻时对应的掩模版的图案相同。
在本实施例中，不限制平面栅结构形成的具体工艺，上述举例仅作说明，并不是进行限制，任何可用的方式均可，最终以形成第一窗口21以及第二窗口22为最终目的。在步骤101与步骤120中，在形成栅极材料层后，可以采用原位掺杂的方式对栅极材料层进行第一导电类型的掺杂。
步骤2：如图3所示，在漂移区3上形成基区6以及体区7，基区6以及体区7具有第一导电类型。
在一种实际应用中，对应IGBT器件的一个半导体单元，可以具有一个基区6或两个基区6，体区7为电流采样结构的一部分，主旨为了实现电流的采样，数目上并不限制。例如是，一个基区6对应具有一个体区7，如图3所示，当半导体单元具有两个基区6时，对应具有两个体区7，且两个体区7位于两个基区6之间，两个体区7部分重叠并形成一个新的体区7，同时，新的体区7位于两个基区6中间，两个体区7重叠的部分定义为交叠区域A。
新的体区7的中间区域（即交叠区域A）结深小于新的体区7两侧区域。由于离子注入过程会产生横向扩散，通过控制平面栅结构的宽度（对应第一窗口21以及第二窗口22的宽度）可以有效控制形成的离子注入区域的形状，实现如上所述的体区7中间结深小于两侧结深。采用这样的体区7，可以减小JFET区域的沟道宽度，使JFET可以更为灵活地在线性区和饱和区转换。同时可以减小JFET电阻，增加采样的精度。
进一步说明，由于新的体区7中交叠区域A为两个体区7在推结过程中杂质横扩产生的结果，因此交叠区域A的浓度低于体区7注入窗口（第一窗口21）正下方的杂质浓度。
因此，选用该处作为空穴通路的载流子抽取沟道，能够较好地使用控制电极12进行调控。使用具有交叠区域的电流采样结构，控制电极12上单位电压变化，能够在新的体区7中实现更宽的耗尽区变化，实现更大范围的空穴通路电阻变化，对采样电流的调控效果更好。
相比于未使用具有交叠区域的电流采样结构，例如在体区7内直接形成采样沟道，其沟道内的受主掺杂较高，虽然也能进行电流采样，但是不能通过控制栅区10进行良好的控制，无法根据实际应用中需要的采样电流进行匹配。
具体地，如图2与图3所示，平面栅结构可以为多个，多个平面栅结构之间形成有第一窗口21以及第二窗口22。对应基区6以及体区7的形成顺序，可以分为分步掺杂，或者是同步掺杂。当基区6以及体区7采用分步掺杂时，步骤2可以包括：
步骤201：通过第一窗口21对漂移区3进行掺杂，得到基区6。
步骤202：通过第二窗口22对漂移区3进行掺杂，得到体区7。上述掺杂的方式采用离子注入的方式，以使得基区6形成后宽度大于第一窗口21的宽度，基区6与上方两个平面栅结构接触。
当基区6以及体区7采用同步掺杂时，步骤2可以包括：
步骤210：通过第一窗口21以及第二窗口22，同时对漂移区3进行掺杂，得到基区6以及体区7。采用同步掺杂的方式，能确保基区6的掺杂浓度与体区7相同，且基区6的结深与新的体区7两侧区域的结深相同。同步掺杂可以节省工艺步骤，避免额外工艺增加的成本。同理，上述掺杂的方式采用离子注入的方式，以使得基区6形成后宽度大于第一窗口21的宽度。
可见，保证基区6和体区7的结深相同，首先可以实现同步掺杂，节约工艺步骤，降低工艺成本。
其次，由于相同结深的存在，基区6和体区7区域下方载流子浓度相仿，能够采集到与基区6空穴电流相似的电流信息，在瞬态采样方面能够提高采样精度。
最后，根据可靠性设计的需求，在常规的退饱和采样的范围内，相同结深的工作情况类似，能够避免在工况改变的情况下，采样电流不适配的问题，避免了需要进一步进行采样电极13、控制电极12的额外校准的工作流程，提高器件在应用系统中的可靠性与稳定性。
例如，当栅极5采用P型多晶硅时，具有高掺杂浓度以及厚度厚的特性，可以作为基区6以及体区7掺杂时的阻挡层。当基区6以及体区7采用同步掺杂时，在形成平面栅结构后，栅极5上方的光刻胶层可以去除也可以保留。采用离子注入的方式同时形成基区6以及体区7，对应分步参考，需要两个不同图案的掩膜版进行两步光刻，利用平面栅结构起到自对准以及阻挡层的作用，可以节省工艺步骤以及掩模版的设计工作。
步骤3：如图4所示，在基区6上形成发射区8，在体区7上形成控制栅区10；发射区8以及控制栅区10具有第二导电类型。对应发射区8以及控制栅区10形成的顺序，可以分为分步掺杂，或者是同步掺杂。控制栅区10与体区7构成JFET电流采样结构，可以用于对IGBT器件进行电流采样。
在一种实际应用中，当发射区8以及控制栅区10采用分步掺杂时，步骤3可以包括：
步骤301：如图5所示，通过光刻，第一光刻胶层16填充第一窗口21以及第二窗口22后，在第一窗口21中形成第三窗口161，在第二窗口22中形成第四窗口162。
步骤302：当采用分步掺杂，先形成第三窗口161，通过第三窗口161对基区6进行掺杂，得到发射区8。再采用光刻胶对第三窗口161进行回填，或者去胶后重新涂覆光刻胶，再形成第四窗口162，通过第四窗口162对体区7进行掺杂，得到控制栅区10。
当发射区8以及控制栅区10采用分同步掺杂时，步骤3可以包括：
步骤310：如图5所示，第一光刻胶层16填充第一窗口21以及第二窗口22后，同时形成第三窗口161以及第四窗口162，通过第三窗口161以及第四窗口162，分别对基区6以及体区7同时进行掺杂，对应得到发射区8以及控制栅区10。
显然，在采用同步掺杂的方式形成发射区8以及控制栅区10时，两者的结深相同。同步掺杂可以节省工艺步骤，避免额外工艺增加的成本。当基区6与体区7的结深相同、发射区8与控制栅区10的结深相同，两个体区7形成新的体区7，新的体区7的中间部分结深浅，且掺杂浓度低于两侧，对新的体区7的中间部分进行电流采样，可控性更好。可见，通过控制两个第二窗口22之间的距离，使得通过两个第二窗口22进行离子注入形成的两个体区7产生部分重叠，形成新的体区7，新的体区7中间的交叠区域的结深浅且掺杂浓度低，是实现可控电流采样的一个关键步骤。
进一步地，在步骤302或步骤310之后，制造方法还包括：
步骤320：在基区6上形成与发射区8并列设置且接触的接触区9，接触区9具有第一导电类型且接触区9的掺杂浓度大于基区6的掺杂浓度。接触区9可以通过离子注入工艺形成。接触区9与基区6同掺杂类型，且为重掺杂。基区6与发射区8需要通过发射极金属短接避免IGBT器件体内寄生的晶闸管发生闩锁效应，掺杂较小的基区6与金属直接接触会形成较大的接触电阻增大IGBT器件的导通电阻，采用重掺杂的接触区9可以与金属形成欧姆接触，从而减小接触电阻。
具体地，步骤320可以包括：
步骤321：通过光刻，在第一窗口21中形成第五窗口163，第五窗口163与第三窗口161相邻设置。
步骤322：通过第五窗口163对基区6进行掺杂，得到与发射区8并列设置且接触的接触区9。
步骤4：如图7所示，形成覆盖平面栅结构以及漂移区3的介质层11。介质层11可以采用二氧化硅层或氮化硅层或其他可以用于钝化、隔离的介质层11。
步骤5：如图8所示，形成贯穿介质层11的第一电极14、控制电极12以及采样电极13；第一电极14分别与发射区8以及接触区9电连接，控制电极12与控制栅区10电连接，采样电极13与体区7电连接；体区7、控制栅区10、采样电极13以及控制电极12构成电流采样结构。
在一种实际应用中，步骤4可以包括：
步骤401：如图9所示，对介质层11进行图案化处理，得到第六窗口111、第七窗口112以及第八窗口113；其中，第六窗口111对应基区6、第七窗口112对应控制栅区10，第八窗口113对应体区7；第八窗口113位于第七窗口112远离第六窗口111的一侧。其中，第七窗口112的宽度小于或等于控制栅区10的宽度，避免控制电极12与体区7电连接。
步骤402：如图8所示，通过第六窗口111、第七窗口112以及第八窗口113，沉积电极材料，对应得到第一电极14、控制电极12以及采样电极13。其中，电极材料可以是铝合金或者其他金属材料。
在一种实际应用中，如图3所示，平面栅结构还可以用于自对准形成基区6以及体区7，多个平面栅结构中，与基区6接触的平面栅结构（定义为第一平面栅结构41）后续与栅电极电连接，不与基区6接触的平面栅结构（定义为第二平面栅结构42）后续不与栅电极进行电连接。根据实际应用，第二平面栅结构42在完成体区7的形成后，可以通过光刻以及刻蚀的方式去除，为了减少额外的工艺步骤，在本实施例中，第二平面栅结构42并未去除。平面栅结构为多个，多个平面栅结构之间形成有第一窗口21以及第二窗口22，基区6和体区7分别通过第一窗口21和第二窗口22同时掺杂形成；构成第二窗口22的两个平面栅结构中，远离基区6的平面栅结构（即第二平面栅结构42）被采样电极13贯通。
步骤403：如图9与图10所示，在形成第八窗口113后，对第八窗口113下方的平面栅结构（即第二平面栅结构42）进行图案化处理。
步骤6：如图11所示，在基底的背面形成集电区1，在集电区1上形成与集电区1电连接的第二电极15，集电区1具有第一导电类型。
在本实施例中，IGBT器件为FS型IGBT器件，基底对应包括缓冲层2以及漂移区3，此时，步骤6可以包括：
步骤601：减薄缓冲层2，对缓冲层2进行P型掺杂，得到集电区1。例如是，通过离子注入的方式得到集电区1。
步骤602：在集电区1上形成第二电极15。形成第二电极15可以采用与第一电极14相同的工艺。
通过本实施例提供的IGBT器件制造方法，可以在IGBT器件中集成可控的电流采样结构，电流采样结构自身左右对称，位于IGBT器件的中间，IGBT器件整体也是左右对称结构，且适用于任一种类型的平面栅IGBT器件。基于新的体区7中具有浓度更低的交叠区域A，通过对这个区域进行电流采样，可以通过控制栅极12进行可控调节。在实际电流采样过程中，可通过调节施加在控制电极12的电压大小调节电流采样结构的沟道耗尽宽度进而调节采样电流比例。再者，电流采样结构可以利用IGBT器件必须的基区6、发射区8以及第一电极14的制备工艺步骤同步形成，并不会增加IGBT器件工艺步骤，仅是在光刻时改变掩模版的图案即可，也就是说实现低成本、高精度对IGBT器件进行采样。更为具体地，IGBT器件开启过程中，IGBT器件内部有电子和空穴流动形成集电区1电流，该电流经由漂移区3部分从采样电极13流出，集电区1电流越大采样电极13流出的电流越大，从而实现电流采样。电流采样的比例则可以通过调整JFET控制控制电极12电压的大小实现，控制电极12电压影响JFET的导通电阻，导通电阻影响流经采样电极13电流的大小，从而实现对采样比例的调整。
实施例二：
请参考图11，本实施例提供一种IGBT器件，具体为一种FS型IGBT器件，包括至少一个元胞，元胞包括第一电极14、第二电极15以及位于第一电极14和第二电极15之间的半导体单元，半导体单元包括：漂移区3、缓冲层2、集电区1、基区6、发射区8、平面栅结构、电流采样结构以及介质层11；半导体单元还可以包括接触区9。
漂移区3具有第二导电类型，用于在IGBT器件处于正向耐压过程中作为耗尽层。其中，漂移区3可以通过外延形成在缓冲层2上。
缓冲层2位于漂移区3下方，缓冲层2具有第二导电类型，缓冲层2用于在IGBT器件处于正向耐压过程中作为场截止层。其中，缓冲层2可以为固定电阻率固定掺杂的硅片。
集电区1位于缓冲层2下方，具有第一导电类型，集电区1与第二电极15电连接；第一导电类型和第二导电类型属于不同的半导体导电类型。其中，集电区1可以是通过离子注入的方式形成在缓冲层2的背面。
基区6形成在漂移区3，具有第一导电类型。接触区9具有第一导电类型且接触区9的掺杂浓度大于基区6的掺杂浓度。接触区9可以通过离子注入工艺形成。接触区9与基区6同掺杂类型，且为重掺杂。基区6与发射区8需要通过发射极金属短接避免IGBT器件体内寄生的晶闸管发生闩锁效应，掺杂较小的基区6与金属直接接触会形成较大的接触电阻增大IGBT器件的导通电阻，采用重掺杂的接触区9可以与金属形成欧姆接触，从而减小接触电阻。
发射区8或者发射区8以及接触区9，发射区8形成在基区6，发射区8具有第二导电类型；接触区9形成在基区6，接触区9与发射区8并列设置且接触，接触区9具有第一导电类型且接触区9的掺杂浓度大于基区6的掺杂浓度；发射区8以及接触区9分别与第一电极14电连接。
平面栅结构形成在漂移区3上方，平面栅结构包括栅介质层4以及形成在栅介质层4上方的栅极5。其中，栅介质层4为通过热氧化形成在漂移区3上的二氧化硅层，栅极5为多晶硅层。
电流采样结构电流采样结构包括体区7、控制栅区10、采样电极13以及控制电极12，体区7形成在漂移区3，控制栅区10形成在体区7，体区7具有第一导电类型，控制栅区10具有第二导电类型，控制电极12与控制栅区10电连接，采样电极13与体区7电连接。其中，体区7的中间区域结深小于体区7两侧区域，基区6的掺杂浓度与体区7相同，且基区6的结深与新的体区7两侧区域的结深相同，发射区8与控制栅区10的结深相同。
介质层11覆盖平面栅结构以及漂移区3，第一电极14、采样电极13以及控制电极12分别贯通介质层11。
本实施例提供的IGBT器件具有集成可控的电流采样结构，利用采样电极13可以获取到电流信号，通过控制电极12施加不同大小的电压可以控制电流采样的比例，实现电流便捷采样。更为具体地，IGBT器件开启过程中，IGBT器件内部有电子和空穴流动形成集电区1电流，该电流经由漂移区3部分从采样电极13流出，集电区1电流越大采样电极13流出的电流越大，从而实现电流采样。电流采样的比例则可以通过调整JFET控制控制电极12电压的大小实现，控制电极12电压影响JFET的导通电阻，导通电阻影响流经采样电极13电流的大小，从而实现对采样比例的调整。
本实施例还提供一种IGBT器件，采用上述实施例一描述的制造方法制造，具有该制造方法对应的技术效果，在此不重复描述。
以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。

Claims (10)

1.一种IGBT器件的制造方法，其特征在于，包括：
在基底的漂移区（3）上方形成平面栅结构，所述平面栅结构包括形成在所述漂移区（3）上方的栅介质层（4）以及形成在所述栅介质层（4）上方的栅极（5）；所述漂移区（3）具有第二导电类型；
在所述漂移区（3）上形成基区（6）以及体区（7），所述基区（6）以及体区（7）具有第一导电类型；所述第一导电类型和第二导电类型属于不同的半导体导电类型；
在所述基区（6）上形成发射区（8），在所述体区（7）上形成控制栅区（10）；所述发射区（8）以及控制栅区（10）具有第二导电类型；其中，所述体区（7）的中间区域结深小于两侧区域结深，所述体区（7）中间区域的掺杂浓度低于两侧区域；所述控制栅区（10）形成在所述体区（7）的两侧区域上；
形成覆盖所述平面栅结构以及所述漂移区（3）的介质层（11）；
形成贯穿所述介质层（11）的第一电极（14）、控制电极（12）以及采样电极（13）；所述第一电极（14）与所述发射区（8）电连接，所述控制电极（12）与所述控制栅区（10）电连接，所述采样电极（13）与所述体区（7）的中间区域电连接；所述体区（7）、控制栅区（10）、采样电极（13）以及控制电极（12）构成电流采样结构。
2.如权利要求1所述的制造方法，其特征在于，在基底的漂移区（3）上方形成平面栅结构，包括：
在所述漂移区（3）上方形成栅介质层（4），在所述栅介质层（4）上方形成栅极材料层；
对所述栅极材料层以及所述栅介质层（4）进行图案化处理，保留在所述栅介质层（4）上方的栅极材料层形成栅极（5），得到所述平面栅结构；
或者；
在所述漂移区（3）上方形成栅介质层（4），以第一图案对所述栅介质层（4）进行图案化处理；
在所述漂移区（3）以及所述栅介质层（4）上方形成栅极材料层，以第一图案对所述栅极材料层进行图案化处理，去除所述基底上的栅极材料层，保留在所述栅介质层（4）上方的栅极材料层形成栅极（5），得到所述平面栅结构。
3.如权利要求1所述的制造方法，其特征在于，所述平面栅结构为多个，多个所述平面栅结构之间形成有第一窗口（21）以及第二窗口（22）；在所述漂移区（3）上形成基区（6）以及体区（7），包括：
通过所述第一窗口（21）对所述漂移区（3）进行掺杂，得到所述基区（6）；
通过所述第二窗口（22）对所述漂移区（3）进行掺杂，得到所述体区（7）；
或者通过所述第一窗口（21）以及所述第二窗口（22），同时对所述漂移区（3）进行掺杂，得到所述基区（6）以及体区（7）。
4.如权利要求3所述的制造方法，其特征在于，在所述基区（6）上形成发射区（8），在所述体区（7）上形成控制栅区（10），包括：
通过光刻，在所述第一窗口（21）中形成第三窗口（161），在所述第二窗口（22）中形成第四窗口（162）；
通过所述第三窗口（161）对所述基区（6）进行掺杂，得到所述发射区（8）；通过所述第四窗口（162）对所述体区（7）进行掺杂，得到所述控制栅区（10）；
或者，通过所述第三窗口（161）以及第四窗口（162），分别对所述基区（6）以及所述体区（7）同时进行掺杂，对应得到所述发射区（8）以及所述控制栅区（10）。
5.如权利要求4所述的制造方法，其特征在于，在所述基区（6）上形成发射区（8）之后，所述制造方法还包括：在所述基区（6）上形成与所述发射区（8）并列设置且接触的接触区（9），所述接触区（9）具有第一导电类型且所述接触区（9）的掺杂浓度大于所述基区（6）的掺杂浓度；
其中，在所述基区（6）上形成接触区（9），包括：
通过光刻，在所述第一窗口（21）中形成第五窗口（163），所述第五窗口（163）与所述第三窗口（161）相邻设置；
通过所述第五窗口（163）对所述基区（6）进行掺杂，得到与所述发射区（8）并列设置且接触的所述接触区（9）。
6.如权利要求1所述的制造方法，其特征在于，形成贯穿所述介质层（11）的第一电极（14）、控制电极（12）以及采样电极（13），包括：
对所述介质层（11）进行图案化处理，得到第六窗口（111）、第七窗口（112）以及第八窗口（113）；其中，所述第六窗口（111）对应所述基区（6）、所述第七窗口（112）对应所述控制栅区（10），所述第八窗口（113）对应所述体区（7）；所述第八窗口（113）位于所述第七窗口（112）远离所述第六窗口（111）的一侧；
通过所述第六窗口（111）、第七窗口（112）以及第八窗口（113），沉积电极材料，对应得到第一电极（14）、控制电极（12）以及采样电极（13）。
7.如权利要求6所述的制造方法，其特征在于，所述平面栅结构为多个，多个所述平面栅结构之间形成有第一窗口（21）以及第二窗口（22），所述基区（6）和体区（7）分别通过所述第一窗口（21）和第二窗口（22）同时掺杂形成；构成所述第二窗口（22）的两个所述平面栅结构中，远离所述基区（6）的所述平面栅结构被所述采样电极（13）贯通；
在形成所述第八窗口（113）后，对第八窗口（113）下方的所述平面栅结构进行图案化处理。
8.如权利要求1所述的制造方法，其特征在于，还包括：
在所述基底的背面形成集电区（1），在所述集电区（1）上形成与所述集电区（1）电连接的第二电极（15），所述集电区（1）具有第一导电类型；
所述基底包括自下而上层叠设置的集电区（1）、缓冲层（2）以及漂移区（3）；或者，所述基底包括自下而上层叠的缓冲层（2）以及漂移区（3）；或者，所述基底包括漂移区（3）；所述缓冲层（2）以及漂移区（3）均具有第二导电类型，所述集电区（1）具有第一导电类型或第二导电类型；
当所述基底包括缓冲层（2）以及漂移区（3）时；在所述基底的背面形成集电区（1），在所述集电区（1）上形成第二电极（15），包括：
减薄所述缓冲层（2），对所述缓冲层（2）进行掺杂，得到所述集电区（1）；
在所述集电区（1）上形成第二电极（15）。
9.一种IGBT器件，其特征在于，采用权利要求1-8任一项所述的制造方法制造。
10.一种IGBT器件，其特征在于，包括至少一个元胞，其特征在于，所述元胞包括第一电极（14）、第二电极（15）以及位于所述第一电极（14）和第二电极（15）之间的半导体单元，所述半导体单元包括：
漂移区（3），具有第二导电类型，用于在所述IGBT器件处于正向耐压过程中作为耗尽层；
缓冲层（2），位于所述漂移区（3）下方，所述缓冲层（2）具有第二导电类型，所述缓冲层（2）用于在所述IGBT器件处于正向耐压过程中作为场截止层；
集电区（1），位于所述缓冲层（2）下方，具有第一导电类型，所述集电区（1）与所述第二电极（15）电连接；
基区（6），形成在所述漂移区（3），具有第一导电类型；
发射区（8）或者发射区（8）以及接触区（9），所述发射区（8）形成在所述基区（6），所述发射区（8）具有第二导电类型；所述接触区（9）形成在所述基区（6），所述接触区（9）与所述发射区（8）并列设置且接触，所述接触区（9）具有第一导电类型且所述接触区（9）的掺杂浓度大于所述基区（6）的掺杂浓度；所述发射区（8）以及所述接触区（9）分别与所述第一电极（14）电连接；
平面栅结构，形成在所述漂移区（3）上方，所述平面栅结构包括栅介质层（4）以及形成在所述栅介质层（4）上方的栅极（5）；
电流采样结构，所述电流采样结构包括体区（7）、控制栅区（10）、采样电极（13）以及控制电极（12），所述体区（7）形成在所述漂移区（3），所述控制栅区（10）形成在所述体区（7）的两侧区域上，所述体区（7）的中间区域结深小于两侧区域结深，所述体区（7）中间区域的掺杂浓度低于两侧区域；所述体区（7）具有第一导电类型，所述控制栅区（10）具有第二导电类型，所述控制电极（12）与所述控制栅区（10）电连接，所述采样电极（13）与所述体区（7）的中间区域电连接；所述第一导电类型和第二导电类型属于不同的半导体导电类型；
介质层（11），覆盖所述平面栅结构以及漂移区（3），所述第一电极（14）、采样电极（13）以及控制电极（12）分别贯通所述介质层（11）。
CN202210327695.9A 2022-03-31 2022-03-31 一种igbt器件及其制造方法 Active CN114420561B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210327695.9A CN114420561B (zh) 2022-03-31 2022-03-31 一种igbt器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210327695.9A CN114420561B (zh) 2022-03-31 2022-03-31 一种igbt器件及其制造方法

Publications (2)

Publication Number Publication Date
CN114420561A CN114420561A (zh) 2022-04-29
CN114420561B true CN114420561B (zh) 2022-07-15

Family

ID=81262816

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210327695.9A Active CN114420561B (zh) 2022-03-31 2022-03-31 一种igbt器件及其制造方法

Country Status (1)

Country Link
CN (1) CN114420561B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4903106A (en) * 1987-09-28 1990-02-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor power device integrated with temperature protection means
US5049961A (en) * 1989-01-10 1991-09-17 Ixys Corporation Monolithic temperature sensing device
JPH1041510A (ja) * 1996-05-22 1998-02-13 Fuji Electric Co Ltd 温度検知部内蔵型バイポーラ半導体素子およびその製造方法
US5736769A (en) * 1995-05-23 1998-04-07 Fuji Electric Co., Ltd. Semiconductor apparatus
CN112002756A (zh) * 2020-09-24 2020-11-27 电子科技大学 带有igbt单元和电流电压感测及控制单元的半导体器件
CN112071914A (zh) * 2020-09-24 2020-12-11 电子科技大学 带有mos单元和电压感测及控制单元的半导体器件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6117602B2 (ja) * 2013-04-25 2017-04-19 トヨタ自動車株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4903106A (en) * 1987-09-28 1990-02-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor power device integrated with temperature protection means
US5049961A (en) * 1989-01-10 1991-09-17 Ixys Corporation Monolithic temperature sensing device
US5736769A (en) * 1995-05-23 1998-04-07 Fuji Electric Co., Ltd. Semiconductor apparatus
JPH1041510A (ja) * 1996-05-22 1998-02-13 Fuji Electric Co Ltd 温度検知部内蔵型バイポーラ半導体素子およびその製造方法
CN112002756A (zh) * 2020-09-24 2020-11-27 电子科技大学 带有igbt单元和电流电压感测及控制单元的半导体器件
CN112071914A (zh) * 2020-09-24 2020-12-11 电子科技大学 带有mos单元和电压感测及控制单元的半导体器件

Also Published As

Publication number Publication date
CN114420561A (zh) 2022-04-29

Similar Documents

Publication Publication Date Title
CN106876485B (zh) 一种集成肖特基二极管的SiC双沟槽型MOSFET器件及其制备方法
CN103681866B (zh) 场效应半导体器件及其制造方法
US9373692B2 (en) Method for forming a semiconductor device with an integrated poly-diode
KR101955055B1 (ko) 전력용 반도체 소자 및 그 소자의 제조 방법
US20200020798A1 (en) Power mosfet with an integrated pseudo-schottky diode in source contact trench
JPH1197680A (ja) 高耐圧半導体装置
DE102010036743A1 (de) Bipolares Halbleiterbauelement und Herstellungsverfahren
CN110600537B (zh) 一种具有pmos电流嵌位的分离栅cstbt及其制作方法
US20230178636A1 (en) Field effect transistor having same gate and source doping, cell structure, and preparation method
CN115020479B (zh) 一种耗尽型碳化硅双极器件结构及制作方法
CN115579399A (zh) 一种碳化硅mosfet元胞版图结构
CN114464676A (zh) 逆导型igbt
CN102479705B (zh) 半导体器件和用于制造半导体器件的方法
CN117080269A (zh) 一种碳化硅mosfet器件及其制备方法
CN115377200A (zh) 一种半导体器件及其制备方法
JPH0656881B2 (ja) 半導体装置
WO2018000223A1 (zh) 一种绝缘栅双极型晶体管结构及其制造方法
CN111725306B (zh) 一种沟槽型功率半导体器件及其制造方法
CN114420561B (zh) 一种igbt器件及其制造方法
US20230047794A1 (en) Multi-trench Super-Junction IGBT Device
CN115332330A (zh) 一种具有反向导通特性的igbt器件及其制备方法
CN111384149B (zh) 沟槽型igbt及其制备方法
CN103208419A (zh) 具有沟槽触点的半导体晶体管及其形成方法
CN216871974U (zh) 一种多通道超结igbt器件
JPH10335630A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: 518000 1301, building 3, Chongwen Park, Nanshan Zhiyuan, No. 3370 Liuxian Avenue, Fuguang community, Taoyuan Street, Nanshan District, Shenzhen, Guangdong

Patentee after: Shenzhen Weizhao Semiconductor Co.,Ltd.

Address before: 518000 1301, building 3, Chongwen Park, Nanshan Zhiyuan, No. 3370 Liuxian Avenue, Fuguang community, Taoyuan Street, Nanshan District, Shenzhen, Guangdong

Patentee before: VANGUARD SEMICONDUCTOR CO.,LTD.