CN114415933B - 基于fpga的互相关运算器、处理方法和信号处理系统 - Google Patents

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Abstract

本发明涉及一种基于FPGA的互相关运算器、处理方法和信号处理系统，所述基于FPGA的互相关运算器包括：获取模块、降采样模块和快速傅立叶变换运算模块，本发明所述的互相关运算器能够替代传统的DSP芯片来实现互相关处理，解决现有国产相噪测试仪器、难以满足应用要求的问题，同时针对FPGA片内乘法器资源相对宝贵的特点，利用FFT变换的性质，对双通道AD采集数据做特殊处理，实现所需乘法器减半，以满足大规模数据计算的需求。

Description

基于FPGA的互相关运算器、处理方法和信号处理系统
技术领域
本发明涉及频率源相位噪声测量技术领域，具体涉及一种基于FPGA的互相关运算器、处理方法和信号处理系统。
背景技术
相位噪声是指系统在各种噪声作用下引起的系统输出信号相位的随机变化，是微波仪器、雷达、通信系统、电子对抗等装备中的主要技术指标,也是衡量频率标准源(高稳晶振、原子频标等)频稳质量的重要指标，是表征频率源在频域频率稳定度的系数。
互相关是数学中描述两个函数的一种运算关系，是对两个函数分别作复数共轭和反向平移并使其相乘的无穷积分，表达式如公式(1)。
20世纪70年代初，有学者提出将互相关应用于相位噪声测量，可以有效改善灵敏度，其原理是利用双通道干扰噪声的不相关，对两路输出信号进行互相关运算来抑制干扰噪声，从而得到更低的系统噪底，实验表明，在进行10000次互相关平均处理后，对系统噪底的抑制可达20dB。
关于互相关数字实现经历了从DSP到FPGA的发展变化，随着国产仪器的发展进步，基于FPGA的设计需求与要求也不断增大，因此，需要设计一种快速高效，简捷稳定，硬件数量少，低功耗的互相关运算器。
发明内容
有鉴于此，本发明的目的在于克服现有技术的不足，提供一种基于FPGA的互相关运算器、处理方法和信号处理系统，该方法能够解决目前国产相噪测试仪器、难以满足应用要求的问题，同时针对FPGA片内乘法器资源相对宝贵的特点，利用FFT变换的性质，对双通道AD采集数据做特殊处理，实现所需乘法器减半，以满足大规模数据计算的需求。
为实现以上目的，本发明采用如下技术方案：一种基于FPGA的互相关运算器，包括：
获取模块，用于获取双通道信号；
降采样模块，用于对所述双通道信号进行多级滤波降采样处理，以得到多分辨率的待处理信号；其中，每一个分辨率下的待处理信号包括第一信号和第二信号；
快速傅立叶变换运算模块，用于将所述第一信号和第二信号分别作为快速傅立叶变换的实部输入和虚部输入，以对所述每一个分辨率下的待处理信号进行快速傅立叶变换运算。
可选的，所述双通道信号为对双通道检相后的信号进行模数转换后得到的信号。
可选的，所述对所述双通道信号进行多级滤波降采样处理，包括：
采用CIC级联FIR结构对所述双通道信号进行逐级降采样处理。
可选的，所述将所述第一信号和第二信号分别作为快速傅立叶变换的实部输入和虚部输入，以对所述每一个分辨率下的待处理信号进行快速傅立叶变换运算，包括：
根据已知的快速傅立叶变换的共轭对称性质，实序列x[n]进行快速傅立叶变换得到的X[k]有如下性质：
X[N-k]＝X*[k] (2)
其中k∈[0,N-1]，且k为整数；
将第一信号x[n]和第二信号y[n]分别作为快速傅立叶变换的实部输入和虚部输入，x[n]，y[n]的快速傅立叶变换分别记为X[k]，Y[k]，输出结果记为Z[k]，则有：
用N-k替换k，得到
联立求解(3)(4)关系式，得到
本发明还提供了一种基于FPGA的互相关运算处理方法，包括：
获取双通道信号；
对所述双通道信号进行多级滤波降采样处理，以得到多分辨率的待处理信号；其中，每一个分辨率下的待处理信号包括第一信号和第二信号；
将所述第一信号和第二信号分别作为快速傅立叶变换的实部输入和虚部输入，以对所述每一个分辨率下的待处理信号进行快速傅立叶变换运算。
可选的，所述双通道信号为对双通道检相后的信号进行模数转换后得到的信号。
可选的，所述对所述双通道信号进行多级滤波降采样处理，包括：
采用CIC级联FIR结构对所述双通道信号进行逐级降采样处理。
可选的，所述将所述第一信号和第二信号分别作为快速傅立叶变换的实部输入和虚部输入，以对所述每一个分辨率下的待处理信号进行快速傅立叶变换运算，包括：
根据已知的快速傅立叶变换的共轭对称性质，实序列x[n]进行快速傅立叶变换得到的X[k]有如下性质：
X[N-k]＝X*[k] (2)
其中k∈[0,N-1]，且k为整数；
将第一信号x[n]和第二信号y[n]分别作为快速傅立叶变换的实部输入和虚部输入，x[n]，y[n]的快速傅立叶变换分别记为X[k]，Y[k]，输出结果记为Z[k]，则有：
用N-k替换k，得到
联立求解(3)(4)关系式，得到
本发明还提供了一种信号处理系统，包括：
检相器、模数转换器以及如前面任一项所述的互相关运算器；
其中，所述检相器用于对原始双通道信号进行检相处理，所述模数转换器用于对双通道检相后的信号进行模数转换；所述互相关运算器用于对所述模数转换后的信号进行互相关运算。
可选的，还包括：
曲线绘制显示模块，用于将所述互相关运算结果输出到软件端进行曲线绘制，并将绘制出的曲线进行显示。
本发明采用以上技术方案，所述一种基于FPGA的互相关运算器包括：获取模块、降采样模块和快速傅立叶变换运算模块，本发明所述的互相关运算器能够替代传统的DSP芯片来实现互相关处理，解决现有国产相噪测试仪器、难以满足应用要求的问题，同时针对FPGA片内乘法器资源相对宝贵的特点，利用FFT变换的性质，对双通道AD采集数据做特殊处理，实现所需乘法器减半，以满足大规模数据计算的需求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一种基于FPGA的互相关运算器一个实施例提供的结构示意图；
图2是本发明一种基于FPGA的互相关运算器一个实施例提供的数据流结构示意图；
图3是图2中涉及的控制模块和时钟管理模块的结构示意图；
图4是本发明一种信号处理系统一个实施例提供的结构示意图；
图5是本发明一种基于FPGA的互相关运算处理方法一个实施例提供的流程示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将对本发明的技术方案进行详细的描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施方式，都属于本发明所保护的范围。
图1是本发明一种基于FPGA的互相关运算器一个实施例提供的结构示意图。
如图1所示，本发明实施例所述的一种基于FPGA的互相关运算器，包括：
获取模块1，用于获取双通道信号；
降采样模块2，用于对所述双通道信号进行多级滤波降采样处理，以得到多分辨率的待处理信号；其中，每一个分辨率下的待处理信号包括第一信号和第二信号；
快速傅立叶变换运算模块3，用于将所述第一信号和第二信号分别作为快速傅立叶变换的实部输入和虚部输入，以对所述每一个分辨率下的待处理信号进行快速傅立叶变换运算。
进一步的，所述双通道信号为对双通道检相后的信号进行模数转换后得到的信号。
进一步的，所述将所述第一信号和第二信号分别作为快速傅立叶变换的实部输入和虚部输入，以对所述每一个分辨率下的待处理信号进行快速傅立叶变换运算，包括：
根据已知的快速傅立叶变换的共轭对称性质，实序列x[n]进行快速傅立叶变换得到的X[k]有如下性质：
X[N-k]＝X*[k] (2)
其中k∈[0,N-1]，且k为整数；
将第一信号x[n]和第二信号y[n]分别作为快速傅立叶变换的实部输入和虚部输入，x[n]，y[n]的快速傅立叶变换分别记为X[k]，Y[k]，输出结果记为Z[k]，则有：
用N-k替换k，得到
联立求解(3)(4)关系式，得到
采用本实施例所述的技术方案，同等数据量所需的乘法器数量减半，只是增加了加法器的调用，理论占用资源减半，计算速度近似提升为原来的两倍，同等乘法器资源下可处理的数据量近似为原来的两倍。
进一步的，所述对所述双通道信号进行多级滤波降采样处理，包括：
采用CIC(Cascaded Integrator Comb filter，级联积分器梳状滤波器)级联FIR(Finite Impulse Response，有限长单位冲激响应滤波器)结构对所述双通道信号进行逐级降采样处理。
具体的，如图2所示，降采样抽取滤波方面采用CIC级联+FIR结构实现10*1的十倍逐级降采样，其中FIR只起到补偿的作用，无需额外匹配时钟。
如图2所示，双通道信号DATA_IN1和DATA_IN2输入该互相关运算器后，通过所述降采样模块2对所述双通道信号进行多级滤波降采样处理，以得到多分辨率的待处理信号(每一个分辨率下的待处理信号包括第一信号和第二信号)；再由快速傅立叶变换运算模块3将所述第一信号和第二信号分别作为快速傅立叶变换的实部输入和虚部输入，以对所述每一个分辨率下的待处理信号进行快速傅立叶变换运算。图2中各级CIC和FIR的参数都需要相应的控制模块进行控制，该互相关运算器的时钟需要时钟管理模块进行控制，所述控制模块和时钟管理模块的结构图如图3所示。
本发明实施例所述的互相关运算器利用FPGA芯片自带IP核实现FFT运算，减小了工程设计复杂度，提升了可靠性；弃用两个独立的FFT核处理双通道信号的方法，改用一个FFT核，利用变换的共轭对称性质，通过对输出序列做一定变换来得到想要的结果，显著节省了片内资源，减小了乘法器的调用与芯片功耗；采用数字滤波降采样实现多分辨率，减少了整体系统的硬件数量，实现最高10000次快速互相关计算；本实施例所述的互相关运算器有利于实现芯片架构选型完全国产化，实现自主可供。
图4是本发明一种信号处理系统一个实施例提供的结构示意图。
如图4所示，本发明实施例所述的一种信号处理系统，包括：
检相器4、模数转换器5以及如图1或图2所述的互相关运算器6；
其中，所述检相器4用于对原始双通道信号进行检相处理，所述模数转换器5用于对双通道检相后的信号进行模数转换；所述互相关运算器6用于对所述模数转换后的信号进行互相关运算。
可以理解的是，所述运算结果可保存在数据缓存中。
进一步的，该系统还包括：
曲线绘制显示模块，用于将所述互相关运算结果输出到软件端进行曲线绘制，并将绘制出的曲线进行显示。
在实际应用中，原始双通道信号通过检相器4进行检相处理后，经由模数转换器5进行模数转换，模数转换后的数据可以存储到DDR3，由于存储类芯片发展较快，如不考虑国产化替代，在具备向下兼容的条件下，也可使用DDR4或者更高级系列存储芯片；基于FPGA的互相关运算器通过图2中的数据流结构读取DDR3中的存储数据，通过CIC级联FIR结构抽取滤波实现降采样，两路处理数据输入同一个FFT核实现FFT运算；运算结果输出到软件端进行曲线绘制，并将绘制出的曲线进行显示，以便工程人员进行查看。
本所述的互相关运算器能够替代传统的DSP芯片来实现互相关处理，解决现有国产相噪测试仪器、难以满足应用要求的问题，同时针对FPGA片内乘法器资源相对宝贵的特点，利用FFT变换的性质，对双通道AD采集数据做特殊处理，实现所需乘法器减半，以满足大规模数据计算的需求。
图5是本发明一种基于FPGA的互相关运算处理方法一个实施例提供的流程示意图。
如图5所示，本发明实施例还提供了一种基于FPGA的互相关运算处理方法，包括：
S51：获取双通道信号；
进一步的，所述双通道信号为对双通道检相后的信号进行模数转换后得到的信号。
S52：对所述双通道信号进行多级滤波降采样处理，以得到多分辨率的待处理信号；其中，每一个分辨率下的待处理信号包括第一信号和第二信号；
进一步的，所述对所述双通道信号进行多级滤波降采样处理，包括：
采用CIC级联FIR结构对所述双通道信号进行逐级降采样处理。
S53：将所述第一信号和第二信号分别作为快速傅立叶变换的实部输入和虚部输入，以对所述每一个分辨率下的待处理信号进行快速傅立叶变换运算。
进一步的，所述将所述第一信号和第二信号分别作为快速傅立叶变换的实部输入和虚部输入，以对所述每一个分辨率下的待处理信号进行快速傅立叶变换运算，包括：
根据已知的快速傅立叶变换的共轭对称性质，实序列x[n]进行快速傅立叶变换得到的X[k]有如下性质：
X[N-k]＝X*[k] (2)
其中k∈[0,N-1]，且k为整数；
将第一信号x[n]和第二信号y[n]分别作为快速傅立叶变换的实部输入和虚部输入，x[n]，y[n]的快速傅立叶变换分别记为X[k]，Y[k]，输出结果记为Z[k]，则有：
用N-k替换k，得到
联立求解(3)(4)关系式，得到
本实施例所述的一种基于FPGA的互相关运算处理方法的工作原理与上文所述的一种基于FPGA的互相关运算器的工作原理相同，在此不再赘述。
本发明实施例所述的基于FPGA的互相关运算处理方法解决了现有国产相噪测试仪器、难以满足应用要求的问题，同时针对FPGA片内乘法器资源相对宝贵的特点，利用FFT变换的性质，对双通道AD采集数据做特殊处理，实现所需乘法器减半，能够满足大规模数据计算的需求，具有广泛的应用前景。
可以理解的是，上述各实施例中相同或相似部分可以相互参考，在一些实施例中未详细说明的内容可以参见其他实施例中相同或相似的内容。
需要说明的是，在本发明的描述中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是指至少两个。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。
应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。
本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。
此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。
上述提到的存储介质可以是只读存储器，磁盘或光盘等。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (6)

1.一种基于FPGA的互相关运算器，其特征在于，包括：
获取模块，用于获取双通道信号，所述双通道信号为对双通道检相后的信号进行模数转换后得到的信号；
降采样模块，用于对所述双通道信号进行多级滤波降采样处理，以得到多分辨率的待处理信号；其中，每一个分辨率下的待处理信号包括第一信号和第二信号；
快速傅立叶变换运算模块，用于将所述第一信号和第二信号分别作为快速傅立叶变换的实部输入和虚部输入，以对所述每一个分辨率下的待处理信号进行快速傅立叶变换运算；
所述将所述第一信号和第二信号分别作为快速傅立叶变换的实部输入和虚部输入，以对所述每一个分辨率下的待处理信号进行快速傅立叶变换运算，包括：
根据已知的快速傅立叶变换的共轭对称性质，实序列x[n]进行快速傅立叶变换得到的X[k]有如下性质：
X[N-k]＝X*[k] (2)
其中k∈[0,N-1]，且k为整数；
将第一信号x[n]和第二信号y[n]分别作为快速傅立叶变换的实部输入和虚部输入，x[n]，y[n]的快速傅立叶变换分别记为X[k]，Y[k]，输出结果记为Z[k]，则有：
用N-k替换k，得到
联立求解(3)(4)关系式，得到
2.根据权利要求1所述的互相关运算器，其特征在于，所述对所述双通道信号进行多级滤波降采样处理，包括：
采用CIC级联FIR结构对所述双通道信号进行逐级降采样处理。
3.一种基于FPGA的互相关运算处理方法，其特征在于，包括：
获取双通道信号，所述双通道信号为对双通道检相后的信号进行模数转换后得到的信号；
对所述双通道信号进行多级滤波降采样处理，以得到多分辨率的待处理信号；其中，每一个分辨率下的待处理信号包括第一信号和第二信号；
将所述第一信号和第二信号分别作为快速傅立叶变换的实部输入和虚部输入，以对所述每一个分辨率下的待处理信号进行快速傅立叶变换运算；
所述将所述第一信号和第二信号分别作为快速傅立叶变换的实部输入和虚部输入，以对所述每一个分辨率下的待处理信号进行快速傅立叶变换运算，包括：
根据已知的快速傅立叶变换的共轭对称性质，实序列x[n]进行快速傅立叶变换得到的X[k]有如下性质：
X[N-k]＝X*[k] (2)
其中k∈[0,N-1]，且k为整数；
将第一信号x[n]和第二信号y[n]分别作为快速傅立叶变换的实部输入和虚部输入，x[n]，y[n]的快速傅立叶变换分别记为X[k]，Y[k]，输出结果记为Z[k]，则有：
用N-k替换k，得到
联立求解(3)(4)关系式，得到
4.根据权利要求3所述的方法，其特征在于，所述对所述双通道信号进行多级滤波降采样处理，包括：
采用CIC级联FIR结构对所述双通道信号进行逐级降采样处理。
5.一种信号处理系统，其特征在于，包括：
检相器、模数转换器以及如权利要求1至2任一项所述的互相关运算器；
其中，所述检相器用于对原始双通道信号进行检相处理，所述模数转换器用于对双通道检相后的信号进行模数转换；所述互相关运算器用于对所述模数转换后的信号进行互相关运算。
6.根据权利要求5所述的系统，其特征在于，还包括：
曲线绘制显示模块，用于将所述互相关运算结果输出到软件端进行曲线绘制，并将绘制出的曲线进行显示。
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