CN114402307A - 具有集成数据移动器的存储器芯片 - Google Patents

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Abstract

一种存储器芯片，其具有第一引脚集合，所述第一引脚集合被配置成允许所述存储器芯片经由第一布线耦合到第一微芯片或装置。所述存储器芯片还具有第二引脚集合，所述第二引脚集合被配置成允许所述存储器芯片经由与所述第一布线分开的第二布线耦合到第二微芯片或装置。所述存储器芯片还具有数据移动器，所述数据移动器被配置成便于经由所述第二引脚集合存取所述第二微芯片或装置以从所述第二微芯片或装置读取数据并且将数据写入到所述第二微芯片或装置中。此外，一种系统，其具有所述存储器芯片、所述第一微芯片或装置以及所述第二微芯片或装置。

Description

具有集成数据移动器的存储器芯片
相关申请
本申请主张2019年9月17日提交的并且标题为“具有集成数据移动器的存储器芯片”的第16/573,780号美国专利申请的优先权，所述美国专利申请的全部公开内容以引用的方式并入本文中。
技术领域
本文所公开的至少一些实施例涉及一种具有集成数据移动器的存储器芯片。并且，本文所公开的至少一些实施例涉及在灵活供应存储器芯片串以形成存储器时使用此存储器芯片。
背景技术
计算系统的存储器可以是分级的。在计算机架构中经常称为存储器层级的存储器层级可基于某些因数将计算机存储器划分为阶层，所述因数例如为响应时间、复杂性、容量、持久性和存储器带宽。此类因素可以是相关的并且可能通常是折衷，这进一步突出了存储器层级的有用性。
通常，存储器层级会影响计算机系统中的性能。使存储器带宽和速度优先于其它因素可能需要考虑存储器层级的限制，例如响应时间、复杂度、容量和持久性。为了管理此类优先级排序，可组合不同类型的存储器芯片以平衡更快的芯片与更可靠或更经济的芯片等。各种芯片中的每一个可被视为存储器层级的部分。并且例如为了减少较快芯片上的时延，存储器芯片组合中的其它芯片可通过填充缓冲器，并且接着发送用于激活芯片之间的数据传送的信令来作出响应。
存储器层级可由具有不同类型的存储器单元的芯片构成。例如，存储器单元可以是动态随机存取存储器(DRAM)单元。DRAM是在存储器单元中存储每个数据位的一类随机存取半导体存储器，所述存储器单元通常包含电容器和金属氧化物半导体场效应晶体管(MOSFET)。电容器可经充电或放电，表示位的两个值“0”和“1”。在DRAM中，电容器上的电荷泄漏，因此DRAM需要外部存储器刷新电路，所述外部存储器刷新电路通过恢复每电容器的原始电荷来周期性地重写电容器中的数据。另一方面，对于静态随机存取存储器(SRAM)单元，不需要刷新特征。并且，DRAM被视为易失性存储器，因为其当去除电力时快速地失去其数据。这不同于快闪存储器和其它类型的非易失性存储器，例如其中数据存储更持久的非易失性随机存取存储器(NVRAM)。
一类NVRAM是3D XPoint存储器。对于3D XPoint存储器，存储器单元与可堆叠交叉网格化数据存取阵列结合基于体电阻的改变而存储位。3D XPoint存储器可比DRAM更经济，但与快闪存储器相比较不经济。
快闪存储器是另一类型的非易失性存储器。快闪存储器的优点是可经电学擦除和重新编程。快闪存储器被视为具有两个主要类型：NAND型快闪存储器和NOR型快闪存储器，其依照可实施快闪存储器的存储器单元的NAND和NOR逻辑门来命名。快闪存储器单元展现与对应的门的内部特性类似的内部特性。NAND型快闪存储器包含NAND门。NOR型快闪存储器包含NOR门。NAND型快闪存储器可按可小于整个装置的块来写入和读取。NOR型快闪存储器准许将单个字节独立地写入到经擦除位置或被读取。由于NAND型快闪存储器的优点，此类存储器已经常用于存储卡、USB快闪驱动器和固态驱动器。然而，一般来说使用快闪存储器的主要折衷在于其与例如DRAM和NVRAM等其它类型的存储器相比仅能够在特定块中进行相对较小数目的写入循环。
附图说明
根据下文给出的具体实施方式并且根据本公开的各种实施例的附图将更加充分地理解本公开。
图1示出根据本公开的一些实施例的被配置成提供多层存储器的灵活供应的实例存储器系统。
图2示出根据本公开的一些实施例的被配置成提供多层存储器的灵活供应的实例存储器系统和处理器芯片。
图3示出根据本公开的一些实施例的被配置成提供多层存储器的灵活供应的实例存储器系统和存储器控制器芯片。
图4示出根据本公开的一些实施例的被配置成提供具有各自包含多个存储器芯片的层的多层存储器的灵活供应的实例存储器系统。
图5示出根据本公开的一些实施例的实例计算装置的实例部分。
图6示出根据本公开的一些实施例的包含具有集成数据移动器的存储器芯片的实例系统。
图7示出根据本公开的一些实施例的包含图6所示的存储器芯片以及接收从数据移动器传送的数据并且具有用于映射接收到的数据的逻辑到物理映射的微芯片或装置的实例系统。
图8示出根据本公开的一些实施例的包含图6所示的存储器芯片的实例系统，所述存储器芯片还被示出具有加密和认证电路系统。
具体实施方式
本文所公开的至少一些实施例涉及一种具有集成数据移动器的存储器芯片(例如，参见图6-8以及本文中的对应文本)。并且，本文所公开的至少一些实施例涉及在灵活供应存储器芯片串以形成存储器时使用此存储器芯片(例如，参见图1-8以及本文中的对应文本)。例如，图6-8所描绘的存储器芯片的一或多个实例可以用作图1-3所示的存储器芯片串102以及图4所示的存储器芯片串402的灵活供应中的一或多个存储器芯片。
出于本公开的目的，数据移动器是存储器芯片或装置中的电路，所述电路管理数据到另一存储器芯片或装置的传送。此数据移动器可在存储器层级中的存储器芯片或装置的群组中使用。因此，数据移动器可便于将数据从一个存储器芯片或装置移动到存储器层级中的另一存储器芯片或装置。
包含集成数据移动器(例如，参见数据移动器608)的存储器芯片(例如，参见存储器芯片602)可以具有用于分别单独连接到第一微芯片或装置(例如，参见图6-8所示的第一微芯片或装置624)和第二微芯片或装置(例如，参见图6-8所示的第二微芯片或装置626)的两个单独的引脚集合(例如，参见图6-8所示的引脚集合604和606)。第一微芯片或装置可以是处理器，例如芯片上系统(SoC)或另一存储器芯片。第二微芯片或装置可以是另一存储器芯片或存储器装置，例如大容量存储装置。
在一些实施例中，除了数据移动器之外，存储器芯片可包含加密引擎(例如，参见图8所示的加密引擎802)以保护待移动到第二微芯片或装置的数据。并且，在此类实施例和其它实施例中，存储器芯片可包含网守装置(例如，参见图8所示的网守804)，所述网守装置可执行认证以存取存储在第二微芯片或装置中的数据。
数据移动器可以使用各种策略将存储在存储器芯片中的数据(例如，参见图6-8所示的存储器的一部分610具有可由第一微芯片或装置624存取的数据)按其方式组合到第二微芯片或装置。这可改进第二微芯片或装置的写入性能和耐久性。
通常，存储器芯片可包含第一引脚集合、第二引脚集合和集成数据移动器。所述第一引脚集合可被配置成允许存储器芯片经由第一布线耦合到第一微芯片或装置。所述第二引脚集合可被配置成允许存储器芯片经由与第一布线分开的第二布线耦合到第二微芯片或装置。所述数据移动器可被配置成便于经由第二引脚集合存取第二微芯片或装置以从第二微芯片或装置读取数据并且将数据写入到第二微芯片或装置中。
存储器芯片可以是非易失性随机存取存储器(NVRAM)芯片，因为存储器芯片包含多个NVRAM单元。并且，在一些实施例中，所述多个NVRAM单元可包含多个3D XPoint存储器单元。并且，存储器芯片可以是动态随机存取存储器(DRAM)芯片，因为存储器芯片包含多个DRAM单元。并且，存储器芯片可以是快闪存储器芯片，因为存储器芯片包含多个快闪存储器单元。所述多个快闪存储器单元可包含多个NAND型快闪存储器单元。
第一微芯片或装置可以是另一存储器芯片或存储器装置或处理器芯片或处理器装置。在一些实施例中，例如，第一微芯片或装置为SoC。在一些实施例中，例如，第一微芯片或装置为DRAM芯片。在一些实施例中，例如，第一微芯片或装置为NVRAM芯片。存储在存储器芯片的一部分中的数据可由或通过第一微芯片或装置经由第一引脚集合存取。并且，当存储在存储器芯片的一部分中的数据可通过第一微芯片或装置存取时，所述数据正在由另一存储器芯片或装置或处理器芯片或装置存取。并且，第一微芯片或装置可以从存储器芯片读取数据并且将数据写入到存储器芯片中。
第二微芯片或装置可以是另一存储器芯片或存储器装置。在一些实施例中，例如，第二微芯片或装置为DRAM芯片。在一些实施例中，例如，第二微芯片或装置为NVRAM芯片。在一些实施例中，例如，第二微芯片或装置为快闪存储器芯片(例如，NAND型快闪存储器芯片)。存储在第二微芯片或装置的一部分中的数据可由或通过存储器芯片经由第二引脚集合存取。并且，当存储在第二微芯片或装置的一部分中的数据可通过存储器芯片存取时，所述数据正在由另一存储器芯片或装置或处理器芯片或装置(例如，第一微芯片或装置)存取。并且，存储器芯片可从第二微芯片或装置读取数据并且将数据写入到第二微芯片或装置中。
数据移动器可以被配置成通过将块中的数据移动到第二微芯片或装置来组合存储在存储器芯片的一部分中的数据。例如，数据移动器可被配置成通过将块中的数据移动到第二微芯片或装置来组合存储在存储器芯片的一部分中的数据，所述数据可由或通过第一微芯片或装置经由第一引脚集合存取。通过按块移动数据的数据移动器可增大第二微芯片或装置的写入性能和耐久性，并且存储器芯片上的顺序存取或块存取比存储器芯片上的随机存取快几个数量级。
在一些实施例中，所述块处于比最初存储在存储器芯片的一部分中的数据更粗的粒度。例如，块处于比最初存储在存储器芯片的一部分中的可由或通过第一微芯片或装置经由第一引脚集合存取的数据更粗的粒度。处于比存储器芯片中预分块的数据，例如待由第一微芯片或装置存取的数据更粗的粒度的块可降低数据写入到第二微芯片或装置中的频率。
数据移动器还可被配置成缓冲对存储在存储器芯片的一部分中的数据改变的移动，所述数据例如第一微芯片或装置可存取的存储在存储器芯片的一部分中的数据。并且，在此类实施例中，数据移动器还可被配置成归因于数据移动器进行的缓冲而以合适大小将写入请求发送到第二微芯片或装置。当第二微芯片或装置是第二微芯片或装置并且对第二微芯片或装置的写入因数据移动器进行的缓冲而处于合适大小时，第二微芯片或装置可在第二微芯片或装置中根据所述写入擦除块并且对块进行编程，而无需在第二微芯片或装置中进行进一步处理或最小处理。这是集成在存储器芯片中的数据移动器可改进第二微芯片或装置的写入性能和耐久性的一个实例方式。另外，通过数据移动器进行的缓冲，并且当对存储器芯片的一部分中的数据(例如第一微芯片或装置可存取的芯片部分中的数据)作出频繁和/或随机改变时，不必频繁地以与存储器芯片的所述一部分中发生的改变相对应的方式擦除和重新编程第二微芯片或装置。
当第二微芯片或装置是快闪存储器芯片时，由数据移动器进行的缓冲更加有益，因为缓冲可去除或至少限制快闪存储器中发生的写入放大效应。通过缓冲可减少甚至消除写入放大，因为通过缓冲，由存储器芯片发送的写入请求可被修改成接收方快闪存储器芯片预期的合适大小或粒度。因此，快闪存储器芯片可根据写入请求擦除块并且对块进行编程，而无需对写入进行可能的重复，并且因此避免在第二微芯片或装置中进行进一步处理。
数据移动器还可被配置成将改变地址捆绑到对存储在存储器芯片的一部分中的数据(例如第一微芯片或装置可存取的存储器芯片的一部分中的数据)的改变中。在此类实施例中，数据移动器还可被配置成经由到第二微芯片或装置的写入请求将捆绑的改变地址写入到存储器芯片的待移动到第二微芯片或装置的另一部分中。数据移动器的这些特征可改进数据移动器进行的缓冲以及根据缓冲对写入请求的发送，因为数据移动器可控制对改变地址的捆绑以对应于接收方第二微芯片或装置预期的合适大小或粒度。
在一些实施例中，存储器芯片还可包含用于第二微芯片或装置的逻辑到物理映射(例如，参见图6所示的逻辑到物理映射612)。并且，用于第二微芯片或装置的逻辑到物理映射可被配置成将捆绑的改变地址用作输入。在一些其它实施例中，第二微芯片或装置可包含自身的逻辑到物理映射(例如，参见图7所示的逻辑到物理映射712)，一旦在对第二微芯片或装置的写入请求中发送捆绑的改变地址，所述逻辑到物理映射就被配置成将所述捆绑的改变地址用作输入。
本文所描述的一些实施例可包含一种系统，所述系统包含中间存储器芯片(例如，参见存储器芯片602)、第一存储器芯片(例如，参见第一微芯片或装置624)以及第二存储器芯片(例如，参见第二微芯片或装置626)。在此类实施例中，中间存储器芯片可以是NVRAM芯片(例如，3D XPoint存储器芯片)，第二存储器芯片可以是快闪存储器芯片(例如，NAND型快闪存储器芯片)，并且第一存储器芯片可以是DRAM芯片。本文所描述的一些其它实施例可以包含一种系统，所述系统包含中间存储器芯片(例如，参见存储器芯片602)、第二存储器芯片(例如，参见第二微芯片或装置626)以及处理器芯片，例如SoC(例如，参见第一微芯片或装置624)。在此类实施例中，中间存储器芯片可以是NVRAM芯片(例如，3D XPoint存储器芯片)或DRAM芯片，并且第二存储器芯片可以是快闪存储器芯片(例如，NAND型快闪存储器芯片)或NVRAM芯片。
另外，本公开的至少一些方面涉及灵活供应存储器芯片串以形成用于处理器芯片或芯片上系统(SoC)的存储器，例如参见图1-5以及本文中的对应文本。从接线到存储器的处理器芯片或SoC的角度，存储器的存储器芯片串看起来与单存储器芯片实施方案无异；然而，通过灵活供应，使用存储器芯片串的益处得以实现。例如，通过灵活供应，可实现使用具有存储器层级的存储器芯片串的益处。
处理器芯片或SoC可直接接线到串中的第一存储器芯片，并且可与第一存储器芯片交互而无需感知所述串中在第一存储器芯片下游的存储器芯片。在存储器中，第一存储器芯片可直接接线到第二存储器芯片并且可与第二存储器芯片交互，使得处理器芯片或SoC获得第一存储器芯片串和第二存储器芯片串的益处而无需感知第二存储器芯片。并且，第二存储器芯片可直接接线到第三存储器芯片等等，使得处理器芯片或SoC获得多个存储器芯片串的益处而无需感知第一存储器芯片下游的多个存储器芯片并且无需与其交互。并且，在一些实施例中，串中的每个芯片感知所述串中的紧邻上游芯片和下游芯片并且与其交互，而无需感知所述串中的更上游或下游的芯片。
在一些实施例中，串中的第一存储器芯片可以是DRAM芯片。在串中紧邻于第一芯片下游的第二存储器芯片可以是NVRAM芯片(例如，3D XPoint存储器芯片)。在串中紧邻于第二芯片下游的第三存储器芯片可以是快闪存储器芯片(例如，NAND型快闪存储器芯片)。并且，例如，所述串可以是DRAM到DRAM到NVRAM，或DRAM到NVRAM到NVRAM，或DRAM到快闪存储器到快闪存储器；但DRAM到NVRAM到快闪存储器可针对灵活地供应存储器芯片串为多层存储器提供更有效的解决方案。并且，为了理解本文所公开的存储器芯片串的灵活供应，实例将经常指的是三芯片的存储器芯片串；然而，应理解存储器芯片串可包含多于三个存储器芯片。
并且，出于本公开的目的，应理解DRAM、NVRAM、3D XPoint存储器和快闪存储器是用于个别存储器单元的技术，并且用于本文所描述的存储器芯片中的任一个的存储器芯片可包含用于命令和地址解码的逻辑电路以及DRAM、NVRAM、3D XPoint存储器或快闪存储器的存储器单元阵列。例如，本文所描述的DRAM芯片包含用于命令和地址解码的逻辑电路以及DRAM的存储器单元阵列。并且，例如，本文所描述的NVRAM芯片包含用于命令和地址解码的逻辑电路以及NVRAM的存储器单元阵列。并且，例如，本文所描述的快闪存储器芯片包含用于命令和地址解码的逻辑电路以及快闪存储器的存储器单元阵列。
并且，用于本文所描述的存储器芯片中的任一个的存储器芯片可以包含用于传入和/或传出数据的高速缓存或缓冲存储器。在一些实施例中，实施高速缓存或缓冲存储器的存储器单元可不同于托管所述高速缓存或缓冲存储器的芯片上的单元。例如，实施高速缓存或缓冲存储器的存储器单元可以是SRAM的存储器单元。
存储器芯片串中的芯片中的每一个可经由布线连接到紧邻的下游和/或上游芯片，所述布线例如外围组件互连高速(PCIe)或串行高级技术附件(SATA)。存储器芯片串中的芯片之间的连接中的每一个可通过布线顺序地连接，并且所述连接可彼此分开。存储器芯片串中的每个芯片可包含一或多个引脚集合以用于连接到串中的上游芯片和/或下游芯片。在一些实施例中，存储器芯片串中的每个芯片可包含包封在集成电路(IC)封装内的单个IC。在此类实施例中，IC封装可包含在封装的边界上的引脚集合。
用于处理器芯片或SoC的存储器的存储器芯片串中的第一存储器芯片(例如，DRAM芯片)可包含可例如由处理器芯片或SoC配置为用于存储器芯片串中的第二存储器芯片(例如，NVRAM芯片)的高速缓存的一部分。第一存储器芯片中的存储器单元的一部分可用作用于第二存储器芯片的高速缓存存储器。
用于处理器芯片或SoC的存储器的存储器芯片串中的第二存储器芯片可包含可例如直接由第一存储器芯片和间接由处理器芯片或SoC配置为用于存取存储器芯片串中的第三存储器芯片(例如，快闪存储器芯片)的缓冲器的一部分。第二存储器芯片中的存储器单元的一部分可用作用于存取第三存储器芯片的缓冲器。并且，第二存储器芯片可包含可例如直接由第一存储器芯片和间接由处理器芯片或SoC配置为用于逻辑到物理地址映射的表(逻辑到物理表)或为一般的逻辑到物理地址映射的一部分。第二存储器芯片中的存储器单元的一部分可用于逻辑到物理地址映射。
用于处理器芯片或SoC的存储器的存储器芯片串中的第三存储器芯片可包含控制器，所述控制器可使用第二存储器芯片中的逻辑到物理地址映射来管理第三存储器芯片的转换层(例如，快闪转换层功能)。第三存储器芯片的转换层可包含逻辑到物理地址映射，例如第二存储器芯片中的逻辑到物理地址映射的副本或衍生物。
并且，在一些实施例中，连接到存储器的处理器芯片或SoC可通过将数据写入到第一存储器芯片中来配置第一存储器芯片中的高速缓存的位置和大小、第二存储器芯片中的缓冲器和逻辑到物理地址映射的位置和大小，以及第一芯片中的高速缓存策略参数(例如，直写与回写)。并且，可将处理器芯片或SoC的前述配置和设置委托给第二数据处理芯片，使得从处理器芯片或SoC去除此类任务。例如，具有存储器芯片串的存储器可具有与处理器芯片或SoC分开的专用控制器，所述专用控制器被配置成提供和控制用于存储器的前述配置和设定。
总的来说，通过本文所描述的提供多层存储器的灵活供应的技术，在芯片串中的某些存储器芯片上分配存储器单元的一部分作为高速缓存或缓冲器的灵活性在于如何配置存储器芯片(例如，DRAM、NVRAM和快闪存储器芯片)以使连接性可行且灵活。高速缓存和缓冲器操作允许具有不同大小和/或不同类型的下游存储器装置连接到上游装置，反之亦然。在某种意义上，存储器控制器的一些功能实施于存储器芯片中以实现存储器芯片中的高速缓存和缓冲器的操作。
图1示出根据本公开的一些实施例的被配置成提供多层存储器的灵活供应的实例存储器系统100。存储器系统100包含存储器的存储器芯片串102中的第一存储器芯片104。存储器系统100还包含存储器芯片串102中的第二存储器芯片106和存储器芯片串中的第三存储器芯片108。
在图1中，第一存储器芯片104直接接线到第二存储器芯片106(例如，参见布线124)且被配置成直接与第二存储器芯片交互。并且，第二存储器芯片106直接接线到第三存储器芯片108(例如，参见布线126)并且被配置成直接与第三存储器芯片交互。
并且，存储器芯片串102中的每个芯片可包含一或多个引脚集合(例如，参见引脚集合132、134、136和138)以用于连接到串中的上游芯片和/或下游芯片。在一些实施例中，存储器芯片串(例如，参见存储器芯片串102或图4所示的存储器芯片群组的串402)中的每个芯片可包含包封在IC封装内的单个IC。例如，引脚集合132是第一存储器芯片104的部分，并且经由布线124和作为第二存储器芯片106的部分的引脚集合134将第一存储器芯片104连接到第二存储器芯片106。布线124连接两个引脚集合132和134。并且，例如，引脚集合136是第二存储器芯片106的部分，并且经由布线126和作为第三存储器芯片108的部分的引脚集合138将第二存储器芯片106连接到第三存储器芯片108。布线126连接两个引脚集合136和138。
并且，如图所示，第一存储器芯片104包含用于第二存储器芯片106的高速缓存114。并且，第二存储器芯片106包含用于第三存储器芯片108的缓冲器116以及用于第三存储器芯片108的逻辑到物理映射118。
用于第二存储器芯片106的高速缓存114可由处理器芯片或存储器控制器芯片(例如，参见图2所示的处理器芯片202和图3所示的存储器控制器芯片302)配置。通过处理器或存储器控制器芯片将对应数据写入到第一存储器芯片中，第一存储器芯片104中的高速缓存114的位置和大小可由处理器芯片或存储器控制器芯片配置。并且，通过处理器或存储器控制器芯片将对应数据写入到第一存储器芯片中，第一存储器芯片104中的高速缓存114的高速缓存策略参数可由处理器或存储器控制器芯片配置。
用于第三存储器芯片108的缓冲器116可由处理器芯片或存储器控制器芯片(例如，参见图2所示的处理器芯片202和图3所示的存储器控制器芯片302)配置。通过处理器或存储器控制器芯片将对应数据写入到第二存储器芯片中，第二存储器芯片106中的缓冲器116的位置和大小可由处理器芯片或存储器控制器芯片例如间接地经由第一存储器芯片104来配置。并且，通过处理器或存储器控制器芯片将对应数据写入到第二存储器芯片中，第二存储器芯片106中的缓冲器116的缓冲器策略参数可例如间接地经由第一存储器芯片104由处理器或存储器控制器芯片配置。
用于第三存储器芯片108的逻辑到物理映射118可由处理器芯片或存储器控制器芯片(例如，参见图2所示的处理器芯片202和图3所示的存储器控制器芯片302)配置。通过处理器或存储器控制器芯片将对应数据写入到第二存储器芯片中，第二存储器芯片106中的逻辑到物理映射118的位置和大小可例如间接地经由第一存储器芯片104由处理器芯片或存储器控制器芯片配置。并且，通过处理器或存储器控制器芯片将对应数据写入到第二存储器芯片中，第二存储器芯片106中的逻辑到物理映射118的缓冲器策略参数可由处理器芯片或存储器控制器芯片例如间接地经由第一存储器芯片104来配置。
在一些实施例中，第三存储器芯片108可具有串中的芯片的最低存储器带宽。在一些实施例中，第一存储器芯片104可具有串中的芯片的最高存储器带宽。在此类实施例中，第二存储器芯片106可具有串中的芯片的次最高存储器带宽，使得第一存储器芯片104具有串中的芯片的最高存储器带宽并且第三存储器芯片108具有串中的芯片的最低存储器带宽。
在一些实施例中，第一存储器芯片104是或包含DRAM芯片。在一些实施例中，第一存储器芯片104是或包含NVRAM芯片。在一些实施例中，第二存储器芯片106是或包含DRAM芯片。在一些实施例中，第二存储器芯片106是或包含NVRAM芯片。在一些实施例中，第三存储器芯片108是或包含DRAM芯片。在一些实施例中，第三存储器芯片108是或包含NVRAM芯片。并且，在一些实施例中，第三存储器芯片108是或包含快闪存储器芯片。
在具有一或多个DRAM芯片的实施例中，DRAM芯片可包含用于命令和地址解码的逻辑电路以及DRAM的存储器单元阵列。并且，本文所描述的DRAM芯片可包含用于传入和/或传出数据的高速缓存或缓冲存储器。在一些实施例中，实施高速缓存或缓冲存储器的存储器单元可不同于托管所述高速缓存或缓冲存储器的芯片上的DRAM单元。例如，在DRAM芯片上实施高速缓存或缓冲存储器的存储器单元可以是SRAM的存储器单元。
在具有一或多个NVRAM芯片的实施例中，NVRAM芯片可包含用于命令和地址解码的逻辑电路以及例如3D XPoint存储器的单元之类的NVRAM的存储器单元阵列。并且，本文所描述的NVRAM芯片可包含用于传入和/或传出数据的高速缓存或缓冲存储器。在一些实施例中，实施高速缓存或缓冲存储器的存储器单元可不同于托管所述高速缓存或缓冲存储器的芯片上的NVRAM单元。例如，在NVRAM芯片上实施高速缓存或缓冲存储器的存储器单元可以是SRAM的存储器单元。
在一些实施例中，NVRAM芯片可包含非易失性存储器单元的交叉点阵列。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列基于体电阻的改变来进行位存储。另外，与许多基于快闪的存储器相比，交叉点非易失性存储器可进行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。
如本文所提及的，NVRAM芯片可以是或包含交叉点存储和存储器装置(例如，3DXPoint存储器)。交叉点存储器装置使用无晶体管存储器元件，所述无晶体管存储器元件中的每一个具有一起堆叠成列的存储器单元和选择器。存储器元件列经由线的两个垂直铺设连接，其中一个铺设在存储器元件列上方并且另一铺设在存储器元件列下方。可单独地在两个层中的每个层上的一个线路的交叉点处选择每个存储器元件。交叉点存储器装置为快速且非易失性的，并且可用作通用存储器池以供处理和存储。
在具有一或多个快闪存储器芯片的实施例中，快闪存储器芯片可包含用于命令和地址解码的逻辑电路以及例如NAND型快闪存储器单元之类的快闪存储器的存储器单元的阵列。并且，本文所描述的快闪存储器芯片可包含用于传入和/或传出数据的高速缓存或缓冲存储器。在一些实施例中，实施高速缓存或缓冲存储器的存储器单元可不同于托管所述高速缓存或缓冲存储器的芯片上的快闪存储器单元。例如，在快闪存储器芯片上实施高速缓存或缓冲存储器的存储器单元可以是SRAM的存储器单元。
并且，例如，所述存储器芯片串的实施例可包含DRAM到DRAM到NVRAM、或DRAM到NVRAM到NVRAM、或DRAM到快闪存储器到快闪存储器；但DRAM到NVRAM到快闪存储器可针对灵活地供应存储器芯片串作为多层存储器提供更有效的解决方案。
并且，出于本公开的目的，应理解DRAM、NVRAM、3D XPoint存储器和快闪存储器是用于个别存储器单元的技术，并且用于本文所描述的存储器芯片中的任一个的存储器芯片可包含用于命令和地址解码的逻辑电路以及DRAM、NVRAM、3D XPoint存储器或快闪存储器的存储器单元阵列。例如，本文所描述的DRAM芯片包含用于命令和地址解码的逻辑电路以及DRAM的存储器单元阵列。例如，本文所描述的NVRAM芯片包含用于命令和地址解码的逻辑电路以及NVRAM的存储器单元阵列。例如，本文所描述的快闪存储器芯片包含用于命令和地址解码的逻辑电路以及快闪存储器的存储器单元阵列。
并且，用于本文所描述的存储器芯片中的任一个的存储器芯片可以包含用于传入和/或传出数据的高速缓存或缓冲存储器。在一些实施例中，实施高速缓存或缓冲存储器的存储器单元可不同于托管所述高速缓存或缓冲存储器的芯片上的单元。例如，实施高速缓存或缓冲存储器的存储器单元可以是SRAM的存储器单元。
图2示出根据本公开的一些实施例的被配置成提供多层存储器的灵活供应的实例存储器系统100和处理器芯片202。在图2中，处理器芯片202直接接线到第一存储器芯片104(例如，参见布线204)并且被配置成与第一存储器芯片直接交互。
在一些实施例中，处理器芯片202包含或是SoC。本文所描述的SoC可以是或包含集成计算装置中的任何两个或更多个组件的集成电路或芯片。所述两个或更多个组件可包含中央处理单元(CPU)、图形处理单元(GPU)、存储器、输入/输出端口和辅助存储装置中的至少一或多个。例如，本文所描述的SoC还可包含单个电路裸片上的CPU、GPU、图形和存储器接口、硬盘、USB连接性、随机存取存储器、只读存储器、辅助存储装置或其任何组合。并且，在处理器芯片202是SoC的情况下，SoC至少包含CPU和/或GPU。
对于本文所描述的SoC，所述两个或更多个组件可嵌入在单个衬底或微芯片(芯片)上。通常，SoC不同于常规的基于主板的架构，因为SoC将其所有组件集成到单个集成电路中；而主板容纳和连接可拆卸或可更换组件。由于两个或更多个组件集成在单个衬底或芯片上，因此与具有等效功能的多芯片设计相比，SoC功耗更低，并且占用的面积更小。因此，在一些实施例中，本文所描述的存储器系统可与移动计算装置(例如，在智能手机中)、嵌入式系统和物联网装置的中的SoC连接或可以是所述SoC的一部分。
处理器芯片202可被配置成配置用于第二存储器芯片106的高速缓存114。处理器芯片202还可被配置成通过将对应数据写入到第一存储器芯片104中来配置高速缓存114的位置和大小。处理器芯片202还可被配置成通过将对应数据写入到第一存储器芯片104中来配置高速缓存策略参数。
并且，处理器芯片202可被配置成配置用于第三存储器芯片108的缓冲器116和/或用于第三存储器芯片的逻辑到物理映射118。处理器芯片202还可被配置成通过将对应数据写入到第一存储器芯片104中来配置缓冲器116的位置和大小。处理器芯片202还可被配置成通过将对应数据写入到第一存储器芯片104中来配置逻辑到物理映射118的位置和大小。
图3示出根据本公开的一些实施例的被配置成提供多层存储器的灵活供应的实例存储器系统100和存储器控制器芯片302。在图3中，存储器控制器芯片302直接接线到第一存储器芯片104(例如，参见布线304)，并且被配置成直接与第一存储器芯片交互。
在一些实施例中，存储器控制器芯片302包含或是SoC。此SoC可以是或包含集成计算装置中的任何两个或更多个组件的集成电路或芯片。所述两个或更多个组件可至少包含单独存储器、输入/输出端口和单独辅助存储装置中的一或多个。例如，SoC可包含单个电路裸片上的存储器接口、硬盘、USB连接性、随机存取存储器、只读存储器、辅助存储装置或其任何组合。并且，在存储器控制器芯片302是SoC的情况下，SoC至少包含数据处理单元。
存储器控制器芯片302可被配置成配置用于第二存储器芯片106的高速缓存114。存储器控制器芯片302还可被配置成通过将对应数据写入到第一存储器芯片104中来配置高速缓存114的位置和大小。存储器控制器芯片302还可被配置成通过将对应数据写入到第一存储器芯片104中来配置高速缓存策略参数。
并且，存储器控制器芯片302可被配置成配置用于第三存储器芯片108的缓冲器116和/或用于第三存储器芯片的逻辑到物理映射118。存储器控制器芯片302还可被配置成通过将对应数据写入到第一存储器芯片104中来配置缓冲器116的位置和大小。存储器控制器芯片302还可被配置成通过将对应数据写入到第一存储器芯片104中来配置逻辑到物理映射118的位置和大小。
图4示出根据本公开的一些实施例的被配置成提供具有各自包含多个存储器芯片的层的多层存储器的灵活供应的实例存储器系统400。存储器系统400包含存储器芯片群组的串402。存储器芯片群组的串402包含第一存储器芯片群组，所述第一存储器芯片群组包含第一类型的存储器芯片(例如，参见相同类型芯片的存储器芯片404a和404b)。存储器芯片群组的串402包含第二存储器芯片群组，所述第二存储器芯片群组包含第一类型的存储器芯片或第二类型的存储器芯片(例如，参见相同类型芯片的存储器芯片406a和406b)。存储器芯片群组的串402还包含第三存储器芯片群组，所述第三存储器芯片群组包含第一类型的存储器芯片、第二类型的存储器芯片或第三类型的存储器芯片(例如，参见相同类型芯片的存储器芯片408a和408b)。第一类型的存储器芯片可以是或包含DRAM芯片。第二类型的存储器芯片可以是或包含NVRAM芯片。第三类型的存储器芯片可以是或包含快闪存储器芯片。
并且，如图4所示，第一存储器芯片群组中的芯片经由布线424直接接线到第二存储器芯片群组中的芯片，并且被配置成直接与第二存储器芯片群组中的芯片中的一或多个交互。并且，如图4所示，第二存储器芯片群组中的芯片经由布线426直接接线到第三存储器芯片群组中的芯片，并且被配置成直接与第三存储器芯片群组中的芯片中的一或多个交互。
并且，如图4所示，第一存储器芯片群组中的每个芯片包含用于第二存储器芯片群组的高速缓存(例如，参见高速缓存414)。并且，第二存储器芯片群组中的每个芯片包含用于第三存储器芯片群组的缓冲器416以及用于第三存储器芯片群组的逻辑到物理映射418。
在一些实施例中，第三存储器芯片群组中的每个芯片(例如，参见存储器芯片408a和408b)可相对于存储器芯片群组的串402中的其它芯片具有最低存储器带宽。在一些实施例中，第一存储器芯片群组中的每个芯片(例如，参见存储器芯片404a和404b)可相对于存储器芯片群组的串402中的其它芯片具有最高存储器带宽。在此类实施例中，第二存储器芯片群组中的每个芯片(例如，参见存储器芯片406a和406b)可相对于存储器芯片群组的串402中的其它芯片具有次最高存储器带宽，使得第一存储器芯片群组中的每个芯片具有最高存储器带宽并且第三存储器芯片群组中的每个芯片具有最低存储器带宽。
在一些实施例中，第一存储器芯片群组(例如，参见存储器芯片404a和404b)可包含DRAM芯片或NVRAM芯片。在一些实施例中，第二存储器芯片群组(例如，参见存储器芯片406a和406b)可包含DRAM芯片或NVRAM芯片。在一些实施例中，第三存储器芯片群组(例如，参见存储器芯片408a和408b)可包含DRAM芯片、NVRAM芯片或快闪存储器芯片。
如图1-4所示，本公开是涉及存储器芯片串(例如，参见图1-3所示的存储器芯片串102或图4所示的存储器芯片群组的串402)的灵活供应。并且，存储器芯片串的灵活供应形成存储器(例如，参见图2所示的存储器系统100或图4所示的存储器系统400)。
本文所公开的存储器系统，例如，存储器系统100或400可以是其自身的设备或在其自身的封装内。
在一些实施例中，本文所公开的存储器系统，例如存储器系统100或400，可与处理器芯片或SoC组合并且用于处理器芯片或SoC(例如，参见图2)。当与处理器芯片或SoC组合并且用于处理器芯片或SoC时，存储器系统和处理器芯片或SoC可以是单个设备的一部分和/或组合成单个封装。
并且，在一些实施例中，本文所公开的存储器系统，例如存储器系统100或400可与存储器控制器芯片组合(例如，参见图3)。当与存储器控制器芯片组合时，存储器系统和存储器控制器芯片可以是单个设备的一部分和/或组合成单个封装。替代地，芯片串中的每个芯片，或至少第一存储器芯片和第二存储器芯片，可包含提供与图3中示出的存储器控制器芯片相似的功能性的相应存储器控制器。
从接线到存储器的处理器芯片或SoC(例如，参见图2所示的处理器芯片202)或存储器控制器芯片(例如，参见图3所示的存储器控制器芯片302)的角度，存储器的存储器芯片串看起来与单存储器芯片实施方案无异；然而，通过灵活供应，使用存储器芯片串的益处得以实现。在此类实施例中，处理器芯片或SoC--或存储器控制器芯片--可直接接线(例如，参见图2所示的布线204或图3所示的布线304)到存储器芯片串102中的第一存储器芯片(例如，参见第一存储器芯片104)，并且可与第一存储器芯片交互而无需感知串中的在第一存储器芯片下游的存储器芯片(例如，参见在第一存储器芯片104下游的第二存储器芯片106和第三存储器芯片108)。
在存储器(例如，参见存储器系统100或400)中，第一存储器芯片(例如，参见第一存储器芯片104或存储器芯片404a或404b中的一个)可直接接线到第二存储器芯片(例如，参见第二存储器芯片106或存储器芯片406a或406b中的一个)并且可与第二存储器芯片交互，使得处理器芯片、SoC或存储器控制器芯片(例如，参见处理器芯片202和存储器控制器芯片302)获得第一存储器芯片和第二存储器芯片的串的益处而无需感知第二存储器芯片。并且，第二存储器芯片(例如，参见第一存储器芯片104或存储器芯片404a或404b中的一个)可直接接线到第三存储器芯片(例如，参见第三存储器芯片108或存储器芯片408a或408b中的一个)等等，使得处理器芯片、SoC或存储器控制器芯片获得多个存储器芯片的串(例如，参见存储器芯片串102或存储器芯片群组的串402)的益处而无需感知在第一存储器芯片下游的多个存储器芯片并且无需与其交互。并且，在一些实施例中，串中的每个芯片感知所述串中的紧邻上游芯片和下游芯片并且与其交互，而无需感知所述串中的更上游或下游的芯片。
如所提及，通过灵活供应，可实现使用具有存储器层级的存储器芯片串的益处。因此，例如，在一些实施例中，串中的第一存储器芯片(例如，参见第一存储器芯片104)可以是存储器中具有最高存储器带宽的芯片。串中的紧邻于第一芯片下游的第二存储器芯片(例如，参见第二存储器芯片106)可以是存储器的具有次最高存储器带宽的芯片(其可具有其它益处，例如比第一芯片的制造更便宜或比第一芯片在存储数据方面更可靠或持久)。串中的紧邻于第二芯片下游的第三存储器芯片(例如，参见第三存储器芯片108)(或在串具有多于三个存储器芯片的情况下在串中的最终下游芯片)可具有最低存储器带宽。在这些实例中的第三存储器芯片(或在具有多于三个存储器芯片的其它实例中的最终下游芯片)可以是用于存储数据的最经济的芯片或最可靠或持久的芯片。
在一些实施例中，串中的第一存储器芯片可以是DRAM芯片。在此类实施例中，在串中紧邻于第一芯片下游的第二存储器芯片可以是NVRAM芯片(例如，3D XPoint存储器芯片)。并且，在此类实施例中，在串中紧邻于第二芯片下游的第三存储器芯片可以是快闪存储器芯片(例如，NAND型快闪存储器芯片)。
如所提及，为了理解此处所公开的存储器芯片串的灵活供应，实例经常指的是三芯片的存储器芯片串(例如，参见图1-3所示的存储器芯片串102和图4所示的存储器芯片群组的串402)；然而，应理解存储器芯片串可包含多于三个存储器芯片或多于三个芯片群组，其中群组中的每一个是芯片层。
如所提及，存储器芯片串的一些实施例可包含作为串中的第一芯片的DRAM存储器芯片、作为串中的第二芯片的NVRAM芯片，以及作为串中的第三芯片且可用作串中的大容量存储器芯片的快闪存储器芯片(例如，NAND型快闪存储器芯片)。在此类实施例中和在具有存储器芯片类型的其它布置的其它实施例中，存储器芯片串中的每个芯片经由布线(例如，PCIe或SATA)连接到紧邻的下游和/或上游芯片。存储器芯片串中的芯片之间的连接中的每一个可通过布线循序地连接，并且连接可彼此分开(例如，参见布线124和126以及布线424和426)。并且，存储器芯片串中的每个芯片可包含一或多个引脚集合(例如，参见图1所描绘的引脚集合132、134、136和138)以用于连接到串中的上游芯片和/或下游芯片。在一些实施例中，存储器芯片串(例如，参见存储器芯片串102或存储器芯片群组的串402)中的每个芯片可包含包封在IC封装内的单个IC。在此类实施例中，IC封装可包含在封装的边界上的引脚集合(例如引脚集合132、134、136和138)。
用于处理器芯片或SoC的存储器的存储器芯片串中的第一存储器芯片(例如，DRAM芯片)可包含可例如由处理器芯片或SoC配置为用于串中的第二存储器芯片(例如，NVRAM芯片)的高速缓存(例如，参见用于第二存储器芯片的高速缓存114)的一部分。第一存储器芯片中的存储器单元的一部分可用作用于第二存储器芯片的高速缓存存储器。
用于处理器芯片或SoC的存储器的存储器芯片串中的第二存储器芯片可包含可例如直接由第一存储器芯片和间接由处理器芯片或SoC配置为用于存取串中的第三存储器芯片(例如，快闪存储器芯片)的缓冲器(例如，参见用于第三存储器芯片的缓冲器116)的一部分。第二存储器芯片中的存储器单元的一部分可用作用于存取第三存储器芯片的缓冲器。并且，第二存储器芯片可包含可例如直接由第一存储器芯片和间接由处理器芯片或SoC配置为用于逻辑到物理地址映射的表(逻辑到物理表)或为一般的逻辑到物理地址映射(例如，参见逻辑到物理映射118)的一部分。第二存储器芯片中的存储器单元的一部分可用于逻辑到物理地址映射。
用于处理器芯片或SoC的存储器的存储器芯片串中的第三存储器芯片可包含控制器(例如，参见控制器128)，所述控制器可使用第二存储器芯片中的逻辑到物理地址映射来管理第三存储器芯片的转换层(例如，快转换层功能)(例如，参见转换层130)。第三存储器芯片的转换层可包含逻辑到物理地址映射，例如第二存储器芯片中的逻辑到物理地址映射的副本或衍生物。
并且，在一些实施例中，连接到存储器的处理器芯片(例如，参见处理器芯片202)或SoC可通过将数据写入到第一存储器芯片(例如，参见第一存储器芯片104)中来配置第一存储器芯片中的高速缓存的位置和大小、第二存储器芯片中的缓冲器和逻辑到物理地址映射的位置和大小，以及第一芯片中的高速缓存策略参数(例如，直写与回写)。并且，处理器芯片或SoC的前述配置和设定可委托于第二数据处理芯片，使得此类任务从处理器芯片或SoC去除(例如，参见图3所示的存储器控制器芯片302)。例如，具有存储器芯片串的存储器可具有与处理器芯片或SoC分开的专用控制器，所述专用控制器被配置成提供和控制用于存储器的前述配置和设定(例如，参见存储器控制器芯片302)。
出于本公开的目的，应理解存储器芯片串中的存储器芯片可被类似存储器芯片的群组代替，使得串包含类似芯片群组的串(例如，参见图4所示的存储器芯片群组的串402)。在此类实例中，类似芯片的每个群组是串中的节点。并且，在一些实施例中，存储器芯片串的节点可由单芯片节点和多芯片节点的组合构成(附图中未描绘)。例如，在存储器芯片串中，第一存储器芯片(例如，DRAM芯片)可被类似存储器芯片的群组(例如，DRAM芯片的群组)代替，第二存储器芯片(例如，NVRAM芯片)可被类似存储器芯片的群组(例如，NVRAM芯片的群组)代替，第三存储器芯片(例如，快闪存储器芯片)可被类似存储器芯片的群组(例如，快闪存储器芯片的群组)代替，或其某一组合。
图5示出根据本公开的一些实施例的实例计算装置500的实例部分。计算装置500可经由图5所示的计算机网络502以通信方式耦合到其它计算装置。计算装置500至少包含总线504、处理器506(例如CPU和/或图2所示的处理器芯片202)、主存储器508、网络接口510和数据存储系统512。总线504以通信方式耦合处理器506、主存储器508、网络接口510以及数据存储系统512。计算装置500包含计算机系统，其至少包含处理器506、主存储器508(例如，只读存储器(ROM)、快闪存储器、例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)之类的DRAM、NVRAM、SRAM等)，以及数据存储系统512，它们经由总线504(可包含多个总线和布线)彼此通信。
主存储器508可包含图1所描绘的存储器系统100。并且，主存储器508可包含图4所描绘的存储器系统400。在一些实施例中，数据存储系统512可包含图1所描绘的存储器系统100。并且，数据存储系统512可包含图4所描绘的存储器系统400。
处理器506可表示一或多个通用处理装置，例如微处理器、中央处理单元等。处理器506可以是或包含图2所描绘的处理器202。处理器506可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的处理器，或实施指令集的组合的处理器。处理器506还可以是一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器、存储器中的处理器(PIM)等。处理器506可被配置成执行指令以用于执行本文所论述的操作和步骤。处理器506可进一步包含网络接口装置，例如网络接口510，以通过例如网络502之类的一或多个通信网络进行通信。
数据存储系统512可以包含机器可读存储媒体(也被称作计算机可读媒体)，在所述机器可读存储媒体上存储有一或多个指令集或体现本文所描述的方法或功能中的任何一或多个的软件。指令还可由计算机系统在其执行期间完全或至少部分地驻存在主存储器508内和/或处理器506内，主存储器508和处理器506还构成机器可读存储媒体。
虽然存储器、处理器以及数据存储装置部分在实例实施例中各自示出为作为单个部分，但每个部分都应被认为包含可存储指令并且执行其相应操作的单个部分或多个部分。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的一组指令并且使机器执行本公开的方法中的任何一或多种的任何媒体。术语“机器可读存储媒体”可包含但不限于固态存储器、光学媒体和磁性媒体。
返回参考具有数据移动器的存储器芯片，图6示出根据本公开的一些实施例的包含具有集成数据移动器608的存储器芯片602的实例系统600。在图6中，存储器芯片602包含第一引脚集合604，所述第一引脚集合604被配置成允许存储器芯片602经由第一布线634耦合到第一微芯片或装置624。还示出，第一微芯片或装置624具有引脚集合605，所述引脚集合605被配置成允许第一微芯片或装置624经由第一布线634耦合到存储器芯片602。存储器芯片602还包含第二引脚集合606，所述第二引脚集合606被配置成允许存储器芯片602经由与第一布线634分开的第二布线636耦合到第二微芯片或装置626。还示出，第二微芯片或装置626具有引脚集合607，所述引脚集合607被配置成允许第二微芯片或装置626经由第二布线636耦合到存储器芯片602。存储器芯片602还包含数据移动器608，所述数据移动器608被配置成便于经由第二引脚集合606存取第二微芯片或装置626以从第二微芯片或装置626读取数据并且将数据写入到第二微芯片或装置626中。
通常，数据移动器608可使用各种策略将存储在存储器芯片602中的数据按其方式组合到第二微芯片或装置626。这可改进第二微芯片或装置626的写入性能和耐久性。例如，存储器芯片上的顺序存取或块存取比存储器芯片上的随机存取快几个数量级。在一些实施例中，存储在存储器芯片602的存储器的一部分610中的数据可由或通过第一微芯片或装置624经由第一引脚集合604存取。并且，在此类实施例中，数据移动器608被配置成通过将块中的数据移动到第二微芯片或装置626来组合存储在存储器芯片602的存储器的一部分610中的数据。因此，第二微芯片或装置626的写入性能和耐久性得到改进。
并且，在此类实施例和其它实施例中，所述块可处于比存储在存储器芯片602的存储器的一部分610中的数据更粗的粒度。处于比存储器芯片602中预分块的数据，例如待由第一微芯片或装置存取的数据更粗的粒度的块可降低数据写入到第二微芯片或装置中的频率。
在一些实施例中，例如图6所示的，存储在存储器芯片602的存储器的一部分610中的数据可由或通过第一微芯片或装置624经由第一引脚集合604存取。并且，当存储在存储器芯片602的存储器的一部分610中的数据可通过第一微芯片或装置624存取时，所述数据正在由另一存储器芯片或装置或处理器芯片或装置存取(未在图6中描绘，但在图2和3中以某种程度示出，其中第二存储器芯片106充当存储器芯片602)。并且，第一微芯片或装置624可以从存储器芯片602读取数据并且将数据写入到存储器芯片602中。
在一些实施例中，例如图6所示的，存储在第二微芯片或装置626的存储器的一部分630中的数据可由或通过存储器芯片602经由第二引脚集合606存取。并且，当存储在第二微芯片或装置626的存储器的一部分630中的数据可通过存储器芯片602存取时，所述数据正在由另一存储器芯片或装置或处理器芯片或装置(例如，第一微芯片或装置624)存取。并且，存储器芯片602可以从第二微芯片或装置626读取数据并且将数据写入到第二微芯片或装置626中。
在一些实施例中，例如图6所示的，数据移动器608被配置成缓冲对存储在存储器芯片602的存储器的一部分610中的数据的改变的移动。另外，归因于数据移动器608进行的缓冲，数据移动器608还被配置成以合适大小将写入请求发送到第二微芯片或装置626。
当对第二微芯片或装置626的写入因数据移动器608进行的缓冲而处于合适大小时，所述第二微芯片或装置可在第二微芯片或装置中根据所述写入擦除块并且对块进行编程，而无需在第二微芯片或装置中进行进一步处理或最小处理。这是集成在存储器芯片602中的数据移动器608可改进第二微芯片或装置的写入性能和耐久性的一个实例方式。另外，通过数据移动器608进行的缓冲，并且当对存储器芯片602的一部分中的数据(例如存储器的一部分610中可由第一微芯片或装置存取的数据)作出频繁和/或随机改变时，不必以与存储器芯片602中发生的改变相对应的方式频繁地擦除和重新编程第二微芯片或装置626。
当第二微芯片或装置626是快闪存储器芯片时，由数据移动器608进行的缓冲更加有益，因为缓冲可去除或至少限制快闪存储器中发生的写入放大效应。通过缓冲可减少甚至消除写入放大，因为通过缓冲，由存储器芯片602发送的写入请求可被修改成接收方快闪存储器芯片预期的合适大小或粒度。因此，快闪存储器芯片可根据写入请求擦除块并且对块进行编程，而无需对写入进行可能的重复，并且因此避免在第二微芯片或装置626中进行进一步处理。
并且，数据移动器608可被配置成在捆绑存储在存储器芯片602的存储器的一部分610中的数据的改变中的改变地址。并且，数据移动器608可被配置成经由到第二微芯片或装置626的写入请求将捆绑的改变地址写入到存储器芯片602的待移动到第二微芯片或装置626的另一部分中。由数据移动器608进行的捆绑可改进由数据移动器进行的缓冲以及根据缓冲对写入请求的发送，因为数据移动器可控制对改变地址的捆绑以对应于接收方第二微芯片或装置626预期的合适大小或粒度。
在一些实施例中，例如图6所示的，存储器芯片602包含用于第二微芯片或装置626的逻辑到物理映射612，所述逻辑到物理映射可被配置成将捆绑的改变地址用作输入。
图7示出根据本公开的一些实施例的包含图6所示的存储器芯片602以及接收从数据移动器传送的数据并且具有用于映射接收到的数据的逻辑到物理映射(例如，参见逻辑到物理映射712)的微芯片或装置的实例系统700。系统700类似于系统600，不同之处在于在系统700中，在第二微芯片或装置626中提供用于第二微芯片或装置626的逻辑到物理映射712。这代替了在存储器芯片602上提供用于第二微芯片或装置的逻辑到物理映射(例如，参见图6所描绘的逻辑到物理映射612)。
在类似于系统700的实施例中，第二微芯片或装置626包含自身的逻辑到物理映射712。并且，一旦在对第二微芯片或装置626的写入请求中从存储器芯片602的数据移动器608发送捆绑的改变地址，逻辑到物理映射712就被配置成将捆绑的改变地址用作输入。换句话说，一旦第二微芯片或装置626在对第二微芯片或装置626的写入请求中从存储器芯片602的数据移动器608接收到捆绑的改变地址，逻辑到物理映射712就被配置成将所述捆绑的改变地址用作输入。
图8示出根据本公开的一些实施例的包含图6所示的存储器芯片602的实例系统800，所述存储器芯片602还被示出具有加密和认证电路系统(例如，参见加密引擎802和网守804)。如图8所示，在一些实施例中，存储器芯片602包含加密引擎802，所述加密引擎802被配置成保护待移动到第二微芯片或装置626以进行长期存储的数据。并且，如所示出，在此类实施例中，存储器芯片602包含网守804，所述网守804被配置成提供对存取存储在第二微芯片或装置626中的受保护数据的认证过程。并且，网守804可被配置成根据认证过程对受保护数据进行解密。在一些其它实施例中，加密引擎可被托管在另一芯片或装置上，而不是被托管在存储器芯片602上。
图7和8还描绘了图6所示的其它组件。例如，图7和8描绘了存储器芯片602，所述存储器芯片602包含被配置成允许存储器芯片602经由第一布线634耦合到第一微芯片或装置624的第一引脚集合604。图7和8还示出，第一微芯片或装置624具有引脚集合605，所述引脚集合605被配置成允许第一微芯片或装置624经由第一布线634耦合到存储器芯片602。图7和8还示出，存储器芯片602还包含第二引脚集合606，所述第二引脚集合606被配置成允许存储器芯片602经由与第一布线634分开的第二布线636耦合到第二微芯片或装置626。还示出，第二微芯片或装置626具有引脚集合607，所述引脚集合607被配置成允许第二微芯片或装置626经由第二布线636耦合到存储器芯片602。存储器芯片602还包含数据移动器608，所述数据移动器608被配置成便于经由第二引脚集合606存取第二微芯片或装置626以从第二微芯片或装置626读取数据并且将数据写入到第二微芯片或装置626中。
关于图6-8所示的系统，存储器芯片602可以是NVRAM芯片，并且在此类实施例中，存储器芯片602包含多个NVRAM单元。在此类实例中，所述多个NVRAM单元可以是或包含多个3D XPoint存储器单元。替代地，存储器芯片602可以是动态DRAM芯片，并且通过此类实施例，存储器芯片602包含多个DRAM单元。并且，存储器芯片602可以是快闪存储器芯片，并且通过此类实施例，存储器芯片602包含多个快闪存储器单元。在此类实施例中，多个快闪存储器单元可以是或包含多个NAND型快闪存储器单元。
第二微芯片或装置626可以是另一存储器芯片或存储器装置。在一些实施例中，例如，第二微芯片或装置626为DRAM芯片。在一些实施例中，例如，第二微芯片或装置626为NVRAM芯片。在一些实施例中，例如，第二微芯片或装置626为快闪存储器芯片(例如，NAND型快闪存储器芯片)。
一些实施例可以包含一种系统，所述系统具有中间存储器芯片(例如，参见图6所示的存储器芯片602)、第一存储器芯片(例如，参见第一微芯片或装置624)以及第二存储器芯片(例如，参见第二微芯片或装置626)。并且，在此类实施例中，中间存储器芯片包含第一引脚集合(例如，参见第一引脚集合604)，所述第一引脚集合被配置成允许中间存储器芯片经由第一布线(例如，参见布线634)耦合到第一存储器芯片。中间存储器芯片还可包含第二引脚集合(例如，参见第二引脚集合606)，所述第二引脚集合被配置成允许中间存储器芯片经由与第一布线分开的第二布线(例如，参见布线636)耦合到第二存储器芯片。并且，中间存储器芯片可包含数据移动器(例如，参见数据移动器608)，所述数据移动器被配置成便于经由第二引脚集合存取第二存储器芯片以从第二存储器芯片读取数据并且将数据写入到第二存储器芯片中。
在此类实施例中，中间存储器芯片可以是NVRAM芯片，其中NVRAM芯片包含多个NVRAM单元。替代地，中间存储器芯片可以是DRAM芯片，其中DRAM芯片包含多个DRAM单元。在此类实例中，所述多个NVRAM单元可以是或包含多个3D XPoint存储器单元。
并且，在此类实施例中，第二存储器芯片可以是快闪存储器芯片，其中快闪存储器芯片包含多个快闪存储器单元。在此类实施例中，多个快闪存储器单元可以是或包含多个NAND型快闪存储器单元。替代地，第二存储器芯片可以是NVRAM芯片，其中NVRAM芯片包含多个NVRAM单元。在此类实例中，所述多个NVRAM单元可以是或包含多个3D XPoint存储器单元。并且，第二存储器芯片可以是DRAM芯片，其中DRAM芯片包含多个DRAM单元。
并且，在此类实施例中，第一存储器芯片可以是DRAM芯片，其中DRAM芯片包含多个DRAM单元。替代地，第一存储器芯片可以是NVRAM芯片，其中NVRAM芯片包含多个NVRAM单元。在此类实例中，所述多个NVRAM单元可以是或包含多个3D XPoint存储器单元。
一些实施例可以包含一种系统，所述系统具有中间存储器芯片(例如，参见图6所示的存储器芯片602)、第二存储器芯片(例如，参见第二微芯片或装置626)以及处理器芯片，例如SoC(例如，参见第一微芯片或装置624)。在此类实施例中，中间存储器芯片包含第一引脚集合(例如，参见第一引脚集合604)，所述第一引脚集合被配置成允许中间存储器芯片经由第一布线(例如，参见布线634)耦合到处理器芯片。并且，中间存储器芯片可以包含第二引脚集合(例如，参见第二引脚集合606)，所述第二引脚集合被配置成允许中间存储器芯片经由与第一布线分开的第二布线(例如，参见布线636)耦合到第二存储器芯片。并且，中间存储器芯片可以包含数据移动器(例如，参见数据移动器608)，所述数据移动器被配置成便于经由第二引脚集合和第二布线存取第二存储器芯片以从第二存储器芯片读取数据并且将数据写入到第二存储器芯片中。
在一些实施例中，存储器芯片602的一或多个实例(例如图6-8所示的存储器芯片602的不同实例)可以用作图1-3所示的存储器芯片串102的灵活供应中的一或多个存储器芯片。并且，存储器芯片602的一或多个实例可作为图4所示的存储器芯片串402的灵活供应中的一或多个存储器芯片。
并且，图1-3所示的存储器芯片串102中可包含具有中间存储器芯片(例如，参见图6所示的存储器芯片602)、第一存储器芯片(例如，参见第一微芯片或装置624)和第二存储器芯片(例如，参见第二微芯片或装置626)的系统。例如，存储器芯片602可以是或包含第二存储器芯片106，第一微芯片或装置624可以是或包含第一存储器芯片104，并且第二微芯片或装置626可以是或包含第三存储器芯片108。
在一些实施例中，存储器芯片602可以是或包含存储器芯片串102中的第一存储器芯片104。在此类实施例中，例如，第一微芯片或装置624可以是或包含图2所示的处理器芯片202或图3所示的存储器控制器芯片302。并且，在此类实施例中，第二微芯片或装置626可以是或包含存储器芯片串102中的第二存储器芯片106。
在一些实施例中，图5所示的主存储器508和/或数据存储系统512中可以包含系统600、700和800中的任何一或多个。在此类实施例和其它实施例中，第一微芯片或装置624可以是处理器506的一部分，或包含处理器506。
类似于存储器芯片602，本文所描述的任何其它存储器芯片(例如，参见存储器芯片104、106和108)可包含加密引擎和/或认证网守(例如，参见图8所示的加密引擎802和网守804)以用于保护移动到所述存储器芯片或通过所述存储器芯片移动的数据。并且，类似于存储器芯片602，本文所描述的任何其它存储器芯片(例如，参见存储器芯片104、106和108)可包含数据移动器，例如数据移动器608。
在前述说明书中，已参考本公开具体实例实施例描述了本公开的实施例。将显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广泛精神和范围的情况下对本公开进行各种修改。因此，应在说明性意义上而非限制性意义上看待说明书和图式。

Claims (20)

1.一种存储器芯片，其包括：
第一引脚集合，其被配置成允许所述存储器芯片经由第一布线耦合到第一微芯片或装置；
第二引脚集合，其被配置成允许所述存储器芯片经由与所述第一布线分开的第二布线耦合到第二微芯片或装置；以及
数据移动器，其被配置成便于经由所述第二引脚集合存取所述第二微芯片或装置以从所述第二微芯片或装置读取数据并且将数据写入到所述第二微芯片或装置。
2.根据权利要求1所述的存储器芯片，其中存储在所述存储器芯片的一部分中的数据能由或通过所述第一微芯片或装置经由所述第一引脚集合存取。
3.根据权利要求2所述的存储器芯片，其中所述数据移动器被配置成通过将块中的所述数据移动到所述第二微芯片或装置来组合存储在所述存储器芯片的所述一部分中的所述数据。
4.根据权利要求3所述的存储器芯片，其中所述块处于比存储在所述存储器芯片的所述一部分中的所述数据更粗的粒度。
5.根据权利要求4所述的存储器芯片，其中所述数据移动器被配置成：
缓冲对存储在所述存储器芯片的所述一部分中的所述数据的改变的移动；并且
归因于所述数据移动器进行的缓冲，以合适大小将写入请求发送到所述第二微芯片或装置。
6.根据权利要求5所述的存储器芯片，其中所述数据移动器被配置成：
捆绑存储在所述存储器芯片的所述一部分中的所述数据的所述改变中的改变地址；并且
经由对所述第二微芯片或装置的写入请求将捆绑的改变地址写入到所述存储器芯片的待移动到所述第二微芯片或装置的另一部分中。
7.根据权利要求5所述的存储器芯片，其包括所述第二微芯片或装置的逻辑到物理映射，所述逻辑到物理映射被配置成将所述捆绑的改变地址用作输入。
8.根据权利要求5所述的存储器芯片，其中所述第二微芯片或装置包括用于自身的逻辑到物理映射，一旦在对所述第二微芯片或装置的写入请求中发送所述捆绑的改变地址，所述逻辑到物理映射就被配置成将所述捆绑的改变地址用作输入。
9.根据权利要求1所述的存储器芯片，其中所述存储器芯片为非易失性随机存取存储器(NVRAM)芯片，并且其中所述存储器芯片包括多个NVRAM单元。
10.根据权利要求9所述的存储器芯片，其中所述多个NVRAM单元为多个3D XPoint存储器单元。
11.根据权利要求1所述的存储器芯片，其中所述存储器芯片为动态随机存取存储器(DRAM)芯片，并且其中所述存储器芯片包括多个DRAM单元。
12.根据权利要求1所述的存储器芯片，其中所述存储器芯片为快闪存储器芯片，并且其中所述存储器芯片包括多个快闪存储器单元。
13.根据权利要求12所述的存储器芯片，其中所述多个快闪存储器单元为多个NAND型快闪存储器单元。
14.根据权利要求1所述的存储器芯片，其包括加密引擎，所述加密引擎被配置成保护待移动到所述第二微芯片或装置以进行长期存储的数据。
15.根据权利要求14所述的存储器芯片，其包括网守，所述网守被配置成：
提供对存取存储在所述第二微芯片或装置中的受保护数据的认证过程；并且
根据所述认证过程对所述受保护数据进行解密。
16.一种系统，其包括：
中间存储器芯片；
第一存储器芯片；以及
第二存储器芯片，并且其中所述中间存储器芯片包括：
第一引脚集合，其被配置成允许所述中间存储器芯片经由第一布线耦合到所述第一存储器芯片；
第二引脚集合，其被配置成允许所述中间存储器芯片经由与所述第一布线分开的第二布线耦合到所述第二存储器芯片；以及
数据移动器，其被配置成便于经由所述第二引脚集合存取所述第二存储器芯片以从所述第二存储器芯片读取数据并且将数据写入到所述第二存储器芯片中。
17.根据权利要求16所述的系统，其中所述中间存储器芯片为非易失性随机存取存储器(NVRAM)芯片，并且其中所述NVRAM芯片包括多个NVRAM单元。
18.根据权利要求17所述的系统，其中所述第二存储器芯片为快闪存储器芯片，并且其中所述快闪存储器芯片包括多个快闪存储器单元。
19.根据权利要求17所述的系统，其中所述第一存储器芯片为动态随机存取存储器(DRAM)芯片，并且其中所述DRAM芯片包括多个DRAM单元。
20.一种系统，其包括：
中间存储器芯片；
第二存储器芯片；以及
处理器芯片，并且其中所述中间存储器芯片包括：
第一引脚集合，其被配置成允许所述中间存储器芯片经由第一布线耦合到所述处理器芯片；
第二引脚集合，其被配置成允许所述中间存储器芯片经由与所述第一布线分开的第二布线耦合到所述第二存储器芯片；以及
数据移动器，其被配置成便于经由所述第二引脚集合和所述第二布线存取所述第二存储器芯片以从所述第二存储器芯片读取数据并且将数据写入到所述第二存储器芯片中。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11416422B2 (en) 2019-09-17 2022-08-16 Micron Technology, Inc. Memory chip having an integrated data mover
US11397694B2 (en) 2019-09-17 2022-07-26 Micron Technology, Inc. Memory chip connecting a system on a chip and an accelerator chip
US11163490B2 (en) 2019-09-17 2021-11-02 Micron Technology, Inc. Programmable engine for data movement
EP4156189A4 (en) * 2020-06-28 2023-08-23 Huawei Technologies Co., Ltd. STACKED MEMORY AND STORAGE SYSTEM

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4633440A (en) * 1984-12-31 1986-12-30 International Business Machines Multi-port memory chip in a hierarchical memory
US20090022077A1 (en) * 2007-07-20 2009-01-22 Infineon Technologies Ag Computing device, hardware data transfer unit, software control unit, and method for performing a data transfer in a computing device
US20110087834A1 (en) * 2009-10-08 2011-04-14 International Business Machines Corporation Memory Package Utilizing At Least Two Types of Memories
US20140149631A1 (en) * 2012-11-29 2014-05-29 Samsung Electronics Co., Ltd. Memory modules and memory systems including the same
US20160062921A1 (en) * 2014-09-01 2016-03-03 Samsung Electronics Co., Ltd. Application processor and data processing system including the same
US20180322085A1 (en) * 2009-06-11 2018-11-08 Micron Technology, Inc. Memory device for a hierarchical memory architecture

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0553902A (ja) * 1991-08-27 1993-03-05 Shiyuule Syst:Kk メモリ制御回路
US20030112613A1 (en) * 2002-10-22 2003-06-19 Hitachi, Ltd. IC card
JP2003006041A (ja) 2001-06-20 2003-01-10 Hitachi Ltd 半導体装置
US20030023958A1 (en) 2001-07-17 2003-01-30 Patel Mukesh K. Intermediate language accelerator chip
US20030212845A1 (en) * 2002-05-07 2003-11-13 Court John William Method for high-speed data transfer across LDT and PCI buses
US7895411B2 (en) 2003-10-02 2011-02-22 Nvidia Corporation Physics processing unit
US20050086040A1 (en) 2003-10-02 2005-04-21 Curtis Davis System incorporating physics processing unit
US7739479B2 (en) 2003-10-02 2010-06-15 Nvidia Corporation Method for providing physics simulation data
US7210008B2 (en) 2003-12-18 2007-04-24 Intel Corporation Memory controller for padding and stripping data in response to read and write commands
US7185153B2 (en) 2003-12-18 2007-02-27 Intel Corporation Packet assembly
KR100604835B1 (ko) * 2004-02-24 2006-07-26 삼성전자주식회사 프로토콜 변환중재회로, 이를 구비하는 시스템과 신호변환중재방법
US7206915B2 (en) * 2004-06-03 2007-04-17 Emc Corp Virtual space manager for computer having a physical address extension feature
US7406634B2 (en) * 2004-12-02 2008-07-29 Cisco Technology, Inc. Method and apparatus for utilizing an exception handler to avoid hanging up a CPU when a peripheral device does not respond
US20070165457A1 (en) 2005-09-30 2007-07-19 Jin-Ki Kim Nonvolatile memory system
US9195602B2 (en) 2007-03-30 2015-11-24 Rambus Inc. System including hierarchical memory modules having different types of integrated circuit memory devices
US7627744B2 (en) 2007-05-10 2009-12-01 Nvidia Corporation External memory accessing DMA request scheduling in IC of parallel processing engines according to completion notification queue occupancy level
US20090063786A1 (en) * 2007-08-29 2009-03-05 Hakjune Oh Daisy-chain memory configuration and usage
US7721010B2 (en) 2007-10-31 2010-05-18 Qimonda North America Corp. Method and apparatus for implementing memory enabled systems using master-slave architecture
US20100217977A1 (en) 2009-02-23 2010-08-26 William Preston Goodwill Systems and methods of security for an object based storage device
US8463984B2 (en) 2009-12-31 2013-06-11 Seagate Technology Llc Dynamic data flow management in a multiple cache architecture
US8595429B2 (en) 2010-08-24 2013-11-26 Qualcomm Incorporated Wide input/output memory with low density, low latency and high density, high latency blocks
US8726107B2 (en) 2011-07-15 2014-05-13 Seagate Technology Llc Measurement of latency in data paths
CN103946811B (zh) 2011-09-30 2017-08-11 英特尔公司 用于实现具有不同操作模式的多级存储器分级结构的设备和方法
US9256915B2 (en) 2012-01-27 2016-02-09 Qualcomm Incorporated Graphics processing unit buffer management
US9055069B2 (en) 2012-03-19 2015-06-09 Xcelemor, Inc. Hardware computing system with software mediation and method of operation thereof
US9294300B2 (en) * 2012-04-09 2016-03-22 Atmel Corporation Token based communication in daisy chain configured battery management devices
US9614661B2 (en) * 2012-04-09 2017-04-04 Atmel Corporation Differential interface for inter-device communication in a battery management and protection system
US9471484B2 (en) * 2012-09-19 2016-10-18 Novachips Canada Inc. Flash memory controller having dual mode pin-out
US9304828B2 (en) 2012-09-27 2016-04-05 Hitachi, Ltd. Hierarchy memory management
US10073626B2 (en) * 2013-03-15 2018-09-11 Virident Systems, Llc Managing the write performance of an asymmetric memory system
US9274951B2 (en) 2013-05-31 2016-03-01 Altera Corporation Cache memory controller for accelerated data transfer
CN105814537B (zh) 2013-12-27 2019-07-09 英特尔公司 可扩展输入/输出系统和技术
WO2015101827A1 (en) 2013-12-31 2015-07-09 Mosys, Inc. Integrated main memory and coprocessor with low latency
US10445025B2 (en) 2014-03-18 2019-10-15 Micron Technology, Inc. Apparatuses and methods having memory tier structure and recursively searching between tiers for address in a translation table where information is only directly transferred between controllers
US10437479B2 (en) 2014-08-19 2019-10-08 Samsung Electronics Co., Ltd. Unified addressing and hierarchical heterogeneous storage and memory
US20170017576A1 (en) 2015-07-16 2017-01-19 Qualcomm Incorporated Self-adaptive Cache Architecture Based on Run-time Hardware Counters and Offline Profiling of Applications
KR102528557B1 (ko) * 2016-01-12 2023-05-04 삼성전자주식회사 다중 연결 포트를 갖는 반도체 장치, 메모리 시스템의 동작 방법 및 스토리지 시스템의 통신 방법
US10237350B2 (en) 2016-04-06 2019-03-19 Reniac, Inc. System and method for a database proxy
US10397337B2 (en) 2016-07-27 2019-08-27 International Business Machines Corporation Independent internet connection generation
KR20180034778A (ko) * 2016-09-27 2018-04-05 삼성전자주식회사 직렬로 연결되는 스토리지 장치들 중 직접 연결되지 않은 스토리지 장치로의 바이패스 경로를 제공하도록 구성되는 전자 장치, 그것에 포함되는 스토리지 장치, 그것을 포함하는 컴퓨팅 시스템, 및 그것을 이용하여 통신하는 방법
US10169126B2 (en) * 2016-10-12 2019-01-01 Samsung Electronics Co., Ltd. Memory module, memory controller and systems responsive to memory chip read fail information and related methods of operation
US10416896B2 (en) 2016-10-14 2019-09-17 Samsung Electronics Co., Ltd. Memory module, memory device, and processing device having a processor mode, and memory system
KR20180075913A (ko) 2016-12-27 2018-07-05 삼성전자주식회사 신경망 연산을 이용한 입력 처리 방법 및 이를 위한 장치
US10261786B2 (en) 2017-03-09 2019-04-16 Google Llc Vector processing unit
KR102534917B1 (ko) 2017-08-16 2023-05-19 에스케이하이닉스 주식회사 신경망 처리 회로를 구비하는 메모리 장치 및 이를 포함하는 메모리 시스템
US10860924B2 (en) 2017-08-18 2020-12-08 Microsoft Technology Licensing, Llc Hardware node having a mixed-signal matrix vector unit
US10872290B2 (en) 2017-09-21 2020-12-22 Raytheon Company Neural network processor with direct memory access and hardware acceleration circuits
JP6785204B2 (ja) 2017-09-21 2020-11-18 キオクシア株式会社 メモリシステムおよび制御方法
JP7074453B2 (ja) 2017-10-30 2022-05-24 キオクシア株式会社 メモリシステムおよび制御方法
KR102424962B1 (ko) 2017-11-15 2022-07-25 삼성전자주식회사 병렬 연산 처리를 수행하는 메모리 장치 및 이를 포함하는 메모리 모듈
US10860244B2 (en) 2017-12-26 2020-12-08 Intel Corporation Method and apparatus for multi-level memory early page demotion
US10956086B2 (en) 2018-01-29 2021-03-23 Micron Technology, Inc. Memory controller
KR20190106228A (ko) 2018-03-08 2019-09-18 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US11562208B2 (en) 2018-05-17 2023-01-24 Qualcomm Incorporated Continuous relaxation of quantization for discretized deep neural networks
US11656775B2 (en) 2018-08-07 2023-05-23 Marvell Asia Pte, Ltd. Virtualizing isolation areas of solid-state storage media
US10593383B1 (en) * 2018-09-04 2020-03-17 Micron Technology, Inc. System-level timing budget improvements
US20190188386A1 (en) 2018-12-27 2019-06-20 Intel Corporation Protecting ai payloads running in gpu against main cpu residing adversaries
US11444846B2 (en) 2019-03-29 2022-09-13 Intel Corporation Technologies for accelerated orchestration and attestation with edge device trust chains
US10949356B2 (en) 2019-06-14 2021-03-16 Intel Corporation Fast page fault handling process implemented on persistent memory
US11416422B2 (en) 2019-09-17 2022-08-16 Micron Technology, Inc. Memory chip having an integrated data mover
US20210081353A1 (en) 2019-09-17 2021-03-18 Micron Technology, Inc. Accelerator chip connecting a system on a chip and a memory chip
US11397694B2 (en) 2019-09-17 2022-07-26 Micron Technology, Inc. Memory chip connecting a system on a chip and an accelerator chip
US11163490B2 (en) 2019-09-17 2021-11-02 Micron Technology, Inc. Programmable engine for data movement
US20210081318A1 (en) 2019-09-17 2021-03-18 Micron Technology, Inc. Flexible provisioning of multi-tier memory

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4633440A (en) * 1984-12-31 1986-12-30 International Business Machines Multi-port memory chip in a hierarchical memory
US20090022077A1 (en) * 2007-07-20 2009-01-22 Infineon Technologies Ag Computing device, hardware data transfer unit, software control unit, and method for performing a data transfer in a computing device
US20180322085A1 (en) * 2009-06-11 2018-11-08 Micron Technology, Inc. Memory device for a hierarchical memory architecture
US20110087834A1 (en) * 2009-10-08 2011-04-14 International Business Machines Corporation Memory Package Utilizing At Least Two Types of Memories
US20140149631A1 (en) * 2012-11-29 2014-05-29 Samsung Electronics Co., Ltd. Memory modules and memory systems including the same
US20160062921A1 (en) * 2014-09-01 2016-03-03 Samsung Electronics Co., Ltd. Application processor and data processing system including the same

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