CN114398214A - 性能验证方法、装置、存储介质及计算机设备 - Google Patents

性能验证方法、装置、存储介质及计算机设备 Download PDF

Info

Publication number
CN114398214A
CN114398214A CN202210054689.0A CN202210054689A CN114398214A CN 114398214 A CN114398214 A CN 114398214A CN 202210054689 A CN202210054689 A CN 202210054689A CN 114398214 A CN114398214 A CN 114398214A
Authority
CN
China
Prior art keywords
test
performance
bus interface
tested
circuit design
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210054689.0A
Other languages
English (en)
Inventor
鄂长江
张旭峰
康霁雯
王顺福
王超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Spreadtrum Communications Shanghai Co Ltd
Original Assignee
Spreadtrum Communications Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spreadtrum Communications Shanghai Co Ltd filed Critical Spreadtrum Communications Shanghai Co Ltd
Priority to CN202210054689.0A priority Critical patent/CN114398214A/zh
Publication of CN114398214A publication Critical patent/CN114398214A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2273—Test methods

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本申请涉及性能验证方法、装置、存储介质及计算机设备，其中，所述方法包括：根据待测电路设计确定所述待测电路设计对应的测试场景；根据所述测试场景确定所述测试场景对应的测试用例；根据所述测试场景和所述测试用例，为所述待测电路设计搭建性能测试模型，并将所述测试用例输入所述性能测试模型，并执行性能验证。本申请技术方案能够在芯片前端开发阶段就可以对IP级的待测电路设计进行性能验证，从而降低性能验证的周期，尽早尽可能地发现芯片开发过程中的性能缺陷，以便及时进行修复，从而提高芯片开发的效率，降低成本。

Description

性能验证方法、装置、存储介质及计算机设备
技术领域
本发明涉及芯片开发及验证技术领域，尤其涉及一种性能验证方法、装置、存储介质及计算机设备。
背景技术
在芯片开发的过程中，常常要进行性能验证(performance verification)，以发现芯片的性能瓶颈或缺陷。
本申请的发明人在研究中发现，现有技术中的性能验证都是在芯片开发的后端完成，例如在实现系统级芯片(SOC，System On Chip)后，将系统级芯片通过总线接口挂载真实的同步动态随机存取内存(DDR)，使系统级芯片与DDR进行交互，从而实现性能测试。现有技术的这种性能验证的缺陷在于：一是验证的所需的周期较长，二是由于系统级芯片由于已经完成布局布线，并且系统级芯片中的IP(Intellectual Property，知识产权)模块由于设计代码已经固化，在性能检测发现缺陷时对芯片进行重新调整，所需要的时间延迟和耗费的财力是难以接受的，可能最终导致开发的芯片失去市场竞争力。
发明内容
本发明实施例提供性能验证方法、装置、存储介质及计算机设备，能够在芯片前端开发阶段就可以对IP级的待测电路设计进行性能验证，从而降低性能验证的周期，尽早尽可能地发现芯片开发过程中的性能缺陷，以便及时进行修复，从而提高芯片开发的效率，降低成本。
第一方面，本申请提供一种性能验证方法，所述方法包括：
根据待测电路设计确定所述待测电路设计对应的测试场景；
根据所述测试场景确定所述测试场景对应的测试用例；
根据所述测试场景和所述测试用例，为所述待测电路设计搭建性能测试模型，并将所述测试用例输入所述性能测试模型，并执行性能验证。
结合第一方面，在一种可行的实现方式中，所述待测电路设计为IP级电路设计。
结合第一方面，在一种可行的实现方式中，所述性能测试模型中包括待测电路设计、总线接口、主设备以及从设备，所述总线接口根据配置可与所述待测电路设计、所述主设备或所述从设备分别连接。
结合第一方面，在一种可行的实现方式中，所述根据待测电路设计确定所述待测电路设计对应的测试场景，包括：
根据所述待测电路设计确定所述待测电路设计为主设备的应用场景；
根据所述测试场景，为所述待测电路设计搭建性能测试模型，包括：
将所述性能测试模型配置为所述待测电路设计连接所述总线接口，所述总线接口连接所述从设备。
结合第一方面，在一种可行的实现方式中，所述根据待测电路设计确定所述待测电路设计对应的测试场景，包括：
根据所述待测电路设计确定所述待测电路设计为从设备的应用场景；
根据所述测试场景，为所述待测电路设计搭建性能测试模型，包括：
将所述性能测试模型配置为所述待测电路设计连接所述总线接口，所述总线接口连接所述主设备。
结合第一方面，在一种可行的实现方式中，所述总线接口为AXI总线接口。
结合第一方面，在一种可行的实现方式中，所述执行性能验证的步骤，包括：
为所述AXI总线接口建立总线五通道数据传输延迟分布模型，并基于所述总线五通道数据传输延迟分布模型执行所述测试用例；
通过AXI monitor监视并获取各个总线接口通道数据处理的性能指标；
将获取的各个总线接口通道的数据处理的性能指标与预设指标进行对比，得到仿真结果。
结合第一方面，在一种可行的实现方式中，所述方法包括：通过可视化数据分析工具将获取的性能指标与预设指标对比，并提供可视化分析结果。
第二方面，本申请提供一种性能验证装置，所述装置包括：
测试场景确定单元，用于根据待测电路设计确定所述待测电路设计对应的测试场景；
测试用例确定单元，用于根据所述测试场景确定所述测试场景对应的测试用例；
性能验证执行单元，用于根据所述测试场景和所述测试用例，为所述待测电路设计搭建性能测试模型，并将所述测试用例输入所述性能测试模型，并执行性能验证。
结合第二方面，在一种可行的实现方式中，所述待测电路设计为IP级电路设计。
结合第二方面，在一种可行的实现方式中，所述性能测试模型中包括待测电路设计、总线接口、主设备以及从设备，所述总线接口根据配置可与所述待测电路设计、所述主设备或所述从设备分别连接。
结合第二方面，在一种可行的实现方式中，所述测试场景确定单元，用于根据所述待测电路设计确定所述待测电路设计为主设备的应用场景；
所述性能验证执行单元，用于将所述性能测试模型配置为所述待测电路设计连接所述总线接口，所述总线接口连接所述从设备。
结合第二方面，在一种可行的实现方式中，所述测试场景确定单元，用于根据所述待测电路设计确定所述待测电路设计为从设备的应用场景；
所述性能验证执行单元，用于将所述性能测试模型配置为所述待测电路设计连接所述总线接口，所述总线接口连接所述主设备。
结合第二方面，在一种可行的实现方式中，所述总线接口为AXI总线接口。
结合第二方面，在一种可行的实现方式中，所述性能验证执行单元用于为所述AXI总线接口建立总线五通道数据传输延迟分布模型，并基于所述总线五通道数据传输延迟分布模型执行所述测试用例；以及通过AXI monitor监视并获取各个总线接口通道数据处理的性能指标；以及将获取的各个总线接口通道的数据处理的性能指标与预设指标进行对比，得到仿真结果。
结合第二方面，在一种可行的实现方式中，所述性能验证执行单元通过可视化数据分析工具将获取的性能指标与预设指标对比，并提供可视化分析结果。
第三方面，本申请提供一种计算机可读存储介质，所述存储介质包括存储的程序，在所述程序运行时控制所述存储介质所在设备执行上述第一方面所述的性能验证方法。
第四方面，本申请提供一种计算机设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述第一方面所述的性能验证方法。
本申请提供的性能验证方法、装置、存储介质及计算机设备，根据待测电路设计确定对应的测试场景，根据测试场景确定对应的测试用例，再为待测电路设计搭建性能测试模型，将测试用例输入性能测试模型，从而执行性能验证，从而就可以在芯片前端设计阶段就可以待测电路设计进行性能验证，避免在后端开发性能验证周期长、缺陷发现晚的缺陷，从而降低性能验证周期，提高芯片开发效率，降低成本。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种性能验证方法的流程示意图；
图2a是本申请实施例中的一种性能验证模型的功能结构示意图；
图2b是本申请实施例中的又一种性能验证模型的功能结构示意图
图3a是本申请实施例提供的总线五通道数据传输延迟分布模型中的读数据通道的延迟分布示意图；
图3b是本申请实施例提供的总线五通道数据传输延迟分布模型中的写数据通道的延迟分布示意图；
图4是本申请实施例提供的一种性能验证装置的功能框图；
图5是本申请实施例提供的一种计算机设备的功能框图。
具体实施方式
为了更好的理解本发明的技术方案，下面结合附图对本发明实施例进行详细描述。
应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其它含义。
应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
应当理解，尽管在本发明实施例中可能采用术语第一、第二、第三等来描述终端，但这些终端不应限于这些术语。这些术语仅用来将终端彼此区分开。例如，在不脱离本发明实施例范围的情况下，第一终端也可以被称为第二终端，类似地，第二终端也可以被称为第一终端。
取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”或“响应于检测”。类似地，取决于语境，短语“如果确定”或“如果检测(陈述的条件或事件)”可以被解释成为“当确定时”或“响应于确定”或“当检测(陈述的条件或事件)时”或“响应于检测(陈述的条件或事件)”。
参见图1，在本申请的一个实施例中提供了一种性能验证方法。本申请实施例中的性能验证方法主要应用在芯片前端开发阶段中对待测电路设计(DUT，Design under Test，待测设计，例如是IP模块)进行性能验证，避免现有技术中在对SOC进行性能验证时产生的周期长、问题发现晚等缺陷。在本申请实施例中的性能验证方法执行之前，还必须通过对待测电路设计的功能验证，确保待测电路设计不存在功能缺陷bug。功能验证的原理、方法在本申请实施例中就不再详细赘述。
具体的，图1实施例中的性能验证方法，包括：
S11，根据待测电路设计确定所述待测电路设计对应的测试场景；
S12，根据所述测试场景确定所述测试场景对应的测试用例；
S13，根据所述测试场景和所述测试用例，为所述待测电路设计搭建性能测试模型，并将所述测试用例输入所述性能测试模型，并执行性能验证。
上述本申请提供的性能验证方法，根据待测电路设计确定对应的测试场景，根据测试场景确定对应的测试用例，再为待测电路设计搭建性能测试模型，将测试用例输入性能测试模型，从而执行性能验证，从而就可以在芯片前端设计阶段就可以待测电路设计进行性能验证，避免在SOC阶段开发性能验证周期长、缺陷发现晚的缺陷，从而降低性能验证周期，提高芯片开发效率，降低成本。
下面针对S11～S13，在本申请的一个实施例中进行更详细的描述。
S11，根据待测电路设计确定所述待测电路设计对应的测试场景。
具体的，在本申请实施例中，待测电路设计DUT可以是采用硬件描述语言描述的寄存器传输级电路设计，所述的硬件描述语言可以是VHDL、Verilog等语言。
在本申请实施例中，待测电路设计可以是IP级电路设计，在芯片开发过程中，IP级电路最终在后端开发阶段可以作为一个独立的芯片，或者芯片中的一个电路模块。在芯片开发阶段，随着项目的迭代，IP级电路设计在不同版本的芯片设计中可以保持固定，或进行逐渐修改。本申请实施例中，可以在芯片开发中，对IP级电路设计进行性能验证，可以尽早地发现芯片性能方面的问题，并针对性地进行修改，以节约时间成本。
在本申请实施例中，根据不同的待测电路设计，可以有不同的测试场景(对应着芯片流片后的真实应用场景)。例如，在一个实施例中，待测电路设计DUT可以是IP级电路设计，并且是ISP(Image Signal Processing，图像信号处理)模块，ISP模块可以读取存储在存储设备中的图像数据，并进行相应的图像处理，在测试场景中，待测电路设计DUT就作为主设备，而存储设备就作为从设备，主设备和从设备通过总线接口相连接。总线接口例如可以是AMBA(Advanced Microcontroller Bus Architecture)协议的总线接口。在本申请的其它实施例中，待测电路设计还可以作为从设备的应用场景。
S12，根据所述测试场景确定所述测试场景对应的测试用例。
具体的，在本申请实施例中，测试用例用于对测试环境进行配置以及向待测电路设计DUT提供性能验证的测试数据。测试环境可以包括各种测试参数、测试模型等。在本申请实施例中，测试模型可以是性能测试模型。
在本申请实施例中，性能测试模型包括待测电路设计、总线接口、主设备以及从设备。总线接口可以根据测试用例的配置与所述待测电路设计、所述主设备或所述从设备分别连接。在本申请的实施例种，总线接口、主设备以及从设备可以是虚拟装置，可以但不限于通过程序模拟实现。
在一种测试场景中，如图2a，待测电路设计DUT 201a(例如可以但不限于是ISP模块)可以被确定为主设备，在性能测试模型中，总线接口200被配置为分别与DUT 201a及从设备203相连接。
在另一种测试场景中，如图2b，待测电路设计DUT 201b还可以被确定为从设备，在配置性能测试模型时，将所述性能测试模型配置为所述待测电路设计201b连接所述总线接口200，所述总线接口200连接所述主设备202。
在上述的测试场景中，所述总线接口200可以是AXI(Advanced eXtensibleInterface)总线接口。AXI总线接口是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持Outstanding传输访问和乱序访问，并更加容易进行时序收敛。AXI是AMBA中一个新的高性能协议。AXI技术丰富了现有的AMBA标准内容，满足超高性能和复杂的片上系统(SOC)设计的需求。
S13，根据所述测试场景和所述测试用例，为所述待测电路设计搭建性能测试模型，并将所述测试用例输入所述性能测试模型，并执行性能验证。
具体的，在本申请实施例中，执行性能验证的步骤，包括：
(1)为所述AXI总线接口建立总线五通道数据传输延迟分布模型，并基于所述总线五通道数据传输延迟分布模型执行所述测试用例。
AXI总线接口提供五个独立的数据通道，其中五个通道具体为读地址通道、读数据通道、写地址通道、写数据通道以及写响应通道。
在本申请实施例中，为执行性能验证，针对AXI总线建立五通道数据传输延迟(latency)分布模型，模型的部分参数如图3a和图3b所示。
具体的，图3a为读数据通道的数据传输延迟分布模型，参数的数据来源是基于以往芯片开发不同版本中的相同IP模块的实际采集的数据传输延迟(例如可以在后端阶段，在SOC级性能验证阶段进行采集)，在图3a中，有155次样本的数据延迟为120ns左右，4243次样本的数据延迟为200ns，平均延迟在250ns左右。同理，在图3b中，对于写数据通道，有259次样本的数据延迟为80ns，平均数据延迟为90ns左右。在本申请实施例中，AXI总线的其它数据通道的数据传输延迟在此就不再详细举例赘述。
(2)通过AXI monitor监视并获取各个总线接口通道数据处理的性能指标。
具体的，在本申请实施例中，可以通过监视器AXI monitor对AXI总线接口的各个数据通道进行监测，包括读写数据量、burst(数据突发)大小、channel ID等，制定相应的检查项，并获取对应的性能指标。
(3)将获取的各个总线接口通道的数据处理的性能指标与预设指标进行对比，得到仿真结果。
通过monitor采集到的读写数据量、每一笔burst传输的大小及数据、channel ID、latency等信息，分析DUT处理该场景case的帧率和带宽信息是否达到性能要求，是否能满足实际应用需求，以及是否有其他功能和性能上的bug等。
在本申请实施例中，还可以通过可视化数据分析工具将获取的性能指标与预设指标对比，并提供可视化分析结果。
在本申请实施例还提供一种性能验证装置400，如图4所示，该初始化装置包括：
测试场景确定单元41，用于根据待测电路设计确定所述待测电路设计对应的测试场景；
测试用例确定单元42，用于根据所述测试场景确定所述测试场景对应的测试用例；
性能验证执行单元43，用于根据所述测试场景和所述测试用例，为所述待测电路设计搭建性能测试模型，并将所述测试用例输入所述性能测试模型，并执行性能验证。
在本申请的一个更为详细的实施例中，对上述性能验证装置400作进一步详细的描述。
测试场景确定单元41，用于根据待测电路设计确定所述待测电路设计对应的测试场景。
具体的，在本申请实施例中，待测电路设计DUT可以是采用硬件描述语言描述的寄存器传输级电路设计，所述的硬件描述语言可以是VHDL、Verilog等语言。
在本申请实施例中，待测电路设计可以是IP级电路设计，在芯片开发过程中，IP级电路最终在后端开发阶段可以作为一个独立的芯片，或者芯片中的一个电路模块。在芯片开发阶段，随着项目的迭代，IP级电路设计在不同版本的芯片设计中可以保持固定，或进行逐渐修改。本申请实施例中，可以在芯片开发中，对IP级电路设计进行性能验证，可以尽早地发现芯片性能方面的问题，并针对性地进行修改，以节约时间成本。
在本申请实施例中，根据不同地待测电路设计，可以有不同的测试场景(对应着芯片流片后的真实应用场景)。例如，在一个实施例中，待测电路设计DUT可以是IP级电路设计，并且是ISP(Image Signal Processing，图像信号处理)模块，ISP模块可以读取存储在存储设备中的图像数据，并进行相应的图像处理，在测试场景中，待测电路设计DUT就作为主设备，而存储设备就作为从设备，主设备和从设备通过总线接口相连接。总线接口例如可以是AMBA(Advanced Microcontroller Bus Architecture)协议的总线接口。在本申请的其它实施例中，待测电路设计还可以作为从设备的应用场景。
测试用例确定单元42，用于根据所述测试场景确定所述测试场景对应的测试用例。
具体的，在本申请实施例中，测试用例用于对测试环境进行配置以及向待测电路设计DUT提供性能验证的测试数据。测试环境可以包括各种测试参数、测试模型等。在本申请实施例中，测试模型可以是性能测试模型。
在本申请实施例中，性能测试模型包括待测电路设计、总线接口、主设备以及从设备。总线接口可以根据测试用例的配置与所述待测电路设计、所述虚拟主设备或所述虚拟从设备分别连接。
在一种测试场景中，如图2a，待测电路设计DUT 201a(例如可以但不限于是ISP模块)可以被确定为主设备，在性能测试模型中，总线接口200被配置为分别与DUT 201a及从设备203相连接。
在另一种测试场景中，如图2b，待测电路设计DUT 201b还可以被确定为从设备，在配置性能测试模型时，将所述性能测试模型配置为所述待测电路设计201b连接所述总线接口200，所述总线接口200连接所述主设备202。
在上述的测试场景中，所述总线接口200可以是AXI(Advanced eXtensibleInterface)总线接口。AXI总线接口是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持Outstanding传输访问和乱序访问，并更加容易进行时序收敛。AXI是AMBA中一个新的高性能协议。AXI技术丰富了现有的AMBA标准内容，满足超高性能和复杂的片上系统(SOC)设计的需求。
性能验证执行单元43，用于根据所述测试场景和所述测试用例，为所述待测电路设计搭建性能测试模型，并将所述测试用例输入所述性能测试模型，并执行性能验证。
具体的，在本申请实施例中，执行性能验证的步骤，包括：
(1)为所述AXI总线接口建立总线五通道数据传输延迟分布模型，并基于所述总线五通道数据传输延迟分布模型执行所述测试用例。
AXI总线接口提供五个独立的数据通道，其中五个通道具体为读地址通道、读数据通道、写地址通道、写数据通道以及写响应通道。
在本申请实施例中，为执行性能验证，针对AXI总线建立五通道数据传输延迟(latency)分布模型，模型的部分参数如图3a和图3b所示。
具体的，图3a为读数据通道的数据传输延迟分布模型，参数的数据来源是基于以往芯片开发不同版本中的相同IP模块的实际采集的数据传输延迟(例如可以在后端阶段，在SOC级性能验证阶段进行采集)，在图3a中，有155次样本的数据延迟为120ns左右，4243次样本的数据延迟为200ns，平均延迟在250ns左右。同理，在图3b中，对于写数据通道，有259次样本的数据延迟为80ns，平均数据延迟为90ns左右。在本申请实施例中，AXI总线的其它数据通道的数据传输延迟在此就不再详举例赘述。
(2)通过AXI monitor监视并获取各个总线接口通道数据处理的性能指标。
具体的，在本申请实施例中，可以通过监视器AXI monitor对AXI总线接口的各个数据通道进行监测，包括读写数据量、burst(数据突发)大小、channel ID等，制定相应的检查项，并获取对应的性能指标。
(3)将获取的各个总线接口通道的数据处理的性能指标与预设指标进行对比，得到仿真结果。
通过monitor采集到的读写数据量、每一笔burst传输的大小及数据、channel ID、latency等信息，分析DUT处理该场景case的帧率和带宽信息是否达到性能要求，是否能满足实际应用需求，以及是否有其他功能和性能上的bug等。
在本申请实施例中，还可以通过可视化数据分析工具将获取的性能指标与预设指标对比，并提供可视化分析结果。
上述本申请实施例提供的性能验证装置，根据待测电路设计确定对应的测试场景，根据测试场景确定对应的测试用例，再为待测电路设计搭建性能测试模型，将测试用例输入性能测试模型，从而执行性能验证，从而就可以在芯片前端设计阶段就可以待测电路设计进行性能验证，避免在后端开发性能验证周期长、缺陷发现晚的缺陷，从而降低性能验证周期，提高芯片开发效率，降低成本。
本申请实施例还提供了一种计算机可读存储介质，存储介质包括存储的程序，其中，在程序运行时控制存储介质所在设备执行上述的性能验证方法。
本申请实施例还提供一种计算机设备500。该计算机设备500可以用于对芯片开发前端设计中的待测电路设计进行性能验证，该待测电路设计可以但不限于是IP级电路设计。
图5是本申请实施例提供的一种计算机设备的示意图。如图5所示，该实施例的计算机设备500包括：处理器501、存储器502以及存储在存储器中并可在处理器501上运行的计算机程序503，处理器501执行计算机程序503时实现本申请实施例中的性能验证方法，为避免重复，此处不一一赘述。或者，该计算机程序被处理器501执行时实现本申请实施例中包含性能验证装置中各模型中/单元的功能，为避免重复，此处也不一一赘述。
计算机设备500可以是桌上型计算机、笔记本、掌上电脑及云端服务器、性能验证专用装置等计算设备。计算机设备可包括，但不仅限于，处理器501、存储器502。本领域技术人员可以理解，图5仅仅是计算机设备500的示例，并不构成对计算机设备500的限定，可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件，例如计算机设备还可以包括输入输出设备、网络接入设备、总线等。
所称处理器501可以是中央处理单元(Central Processing Unit，CPU)，还可以是其他通用处理器、数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现场可编程门阵列(Field-Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。
存储器502可以是计算机设备500的内部存储单元，例如计算机设备500的硬盘或内存。存储器502也可以是计算机设备500的外部存储设备，例如计算机设备500上配备的插接式硬盘，智能存储卡(Smart Media Card,SMC)，安全数字(Secure Digital,SD)卡，闪存卡(Flash Card)等。进一步地，存储器502还可以既包括计算机设备500的内部存储单元也包括外部存储设备。存储器502用于存储计算机程序以及计算机设备所需的其他程序和数据。存储器502还可以用于暂时地存储已经输出或者将要输出的数据。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本发明所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，上述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机装置(可以是个人计算机，服务器，或者网络装置等)或处理器(Processor)执行本发明各个实施例上述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上上述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (18)

1.一种性能验证方法，其特征在于，所述方法包括：
根据待测电路设计确定所述待测电路设计对应的测试场景；
根据所述测试场景确定所述测试场景对应的测试用例；
根据所述测试场景和所述测试用例，为所述待测电路设计搭建性能测试模型，并将所述测试用例输入所述性能测试模型，并执行性能验证。
2.根据权利要求1所述的方法，其特征在于，所述待测电路设计为IP级电路设计。
3.根据权利要求1所述的方法，其特征在于，所述性能测试模型中包括待测电路设计、总线接口、主设备以及从设备，所述总线接口根据配置可与所述待测电路设计、所述主设备或所述从设备分别连接。
4.根据权利要求3所述的方法，其特征在于，所述根据待测电路设计确定所述待测电路设计对应的测试场景，包括：
根据所述待测电路设计确定所述待测电路设计为主设备的应用场景；
根据所述测试场景，为所述待测电路设计搭建性能测试模型，包括：
将所述性能测试模型配置为所述待测电路设计连接所述总线接口，所述总线接口连接所述从设备。
5.根据权利要求3所述的方法，其特征在于，所述根据待测电路设计确定所述待测电路设计对应的测试场景，包括：
根据所述待测电路设计确定所述待测电路设计为从设备的应用场景；
根据所述测试场景，为所述待测电路设计搭建性能测试模型，包括：
将所述性能测试模型配置为所述待测电路设计连接所述总线接口，所述总线接口连接所述主设备。
6.根据权利要求3所述的方法，其特征在于，所述总线接口为AXI总线接口。
7.根据权利要求6所述的方法，其特征在于，所述执行性能验证的步骤，包括：
为所述AXI总线接口建立总线五通道数据传输延迟分布模型，并基于所述总线五通道数据传输延迟分布模型执行所述测试用例；
通过AXI monitor监视并获取各个总线接口通道数据处理的性能指标；
将获取的各个总线接口通道的数据处理的性能指标与预设指标进行对比，得到仿真结果。
8.根据权利要求7所述的方法，其特征在于，所述方法包括：通过可视化数据分析工具将获取的性能指标与预设指标对比，并提供可视化分析结果。
9.一种性能验证装置，其特征在于，所述装置包括：
测试场景确定单元，用于根据待测电路设计确定所述待测电路设计对应的测试场景；
测试用例确定单元，用于根据所述测试场景确定所述测试场景对应的测试用例；
性能验证执行单元，用于根据所述测试场景和所述测试用例，为所述待测电路设计搭建性能测试模型，并将所述测试用例输入所述性能测试模型，并执行性能验证。
10.根据权利要求9所述的装置，其特征在于，所述待测电路设计为IP级电路设计。
11.根据权利要求9所述的装置，其特征在于，所述性能测试模型中包括待测电路设计、总线接口、主设备以及从设备，所述总线接口根据配置可与所述待测电路设计、所述主设备或所述从设备分别连接。
12.根据权利要求11所述的装置，其特征在于，所述测试场景确定单元，用于根据所述待测电路设计确定所述待测电路设计为主设备的应用场景；
所述性能验证执行单元，用于将所述性能测试模型配置为所述待测电路设计连接所述总线接口，所述总线接口连接所述从设备。
13.根据权利要求11所述的装置，其特征在于，所述测试场景确定单元，用于根据所述待测电路设计确定所述待测电路设计为从设备的应用场景；
所述性能验证执行单元，用于将所述性能测试模型配置为所述待测电路设计连接所述总线接口，所述总线接口连接所述主设备。
14.根据权利要求11所述的装置，其特征在于，所述总线接口为AXI总线接口。
15.根据权利要求14所述的装置，其特征在于，所述性能验证执行单元用于为所述AXI总线接口建立总线五通道数据传输延迟分布模型，并基于所述总线五通道数据传输延迟分布模型执行所述测试用例；以及通过AXI monitor监视并获取各个总线接口通道数据处理的性能指标；以及将获取的各个总线接口通道的数据处理的性能指标与预设指标进行对比，得到仿真结果。
16.根据权利要求15所述的装置，其特征在于，所述性能验证执行单元通过可视化数据分析工具将获取的性能指标与预设指标对比，并提供可视化分析结果。
17.一种计算机可读存储介质，其特征在于，所述存储介质包括存储的程序，在所述程序运行时控制所述存储介质所在设备执行权利要求1至8任意一项所述的性能验证方法。
18.一种计算机设备，其特征在于，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现权利要求1至8任意一项所述的性能验证方法。
CN202210054689.0A 2022-01-18 2022-01-18 性能验证方法、装置、存储介质及计算机设备 Pending CN114398214A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210054689.0A CN114398214A (zh) 2022-01-18 2022-01-18 性能验证方法、装置、存储介质及计算机设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210054689.0A CN114398214A (zh) 2022-01-18 2022-01-18 性能验证方法、装置、存储介质及计算机设备

Publications (1)

Publication Number Publication Date
CN114398214A true CN114398214A (zh) 2022-04-26

Family

ID=81231150

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210054689.0A Pending CN114398214A (zh) 2022-01-18 2022-01-18 性能验证方法、装置、存储介质及计算机设备

Country Status (1)

Country Link
CN (1) CN114398214A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115952074A (zh) * 2023-03-15 2023-04-11 瀚博半导体(上海)有限公司 片上系统的性能验证方法及装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115952074A (zh) * 2023-03-15 2023-04-11 瀚博半导体(上海)有限公司 片上系统的性能验证方法及装置
CN115952074B (zh) * 2023-03-15 2023-05-16 瀚博半导体(上海)有限公司 片上系统的性能验证方法及装置

Similar Documents

Publication Publication Date Title
US7607116B2 (en) Method and apparatus for verifying system-on-chip model
CN115146568B (zh) 一种基于uvm的芯片验证系统及验证方法
US10180850B1 (en) Emulating applications that use hardware acceleration
US20110307847A1 (en) Hybrid system combining TLM simulators and HW accelerators
WO2018218954A1 (zh) 一种验证平台和验证方法、计算机存储介质
CN113947050B (zh) 用于生成形式验证环境的方法、电子设备及存储介质
WO2024046362A1 (zh) 验证系统、验证方法、电子设备以及存储介质
CN113887161A (zh) 一种片上网络设计实例的验证方法、装置、设备及介质
CN115685785B (zh) 通用总线模型和仿真测试的方法
CN112286750A (zh) 一种gpio验证方法、装置、电子设备和介质
CN114398214A (zh) 性能验证方法、装置、存储介质及计算机设备
CN117076337B (zh) 一种数据传输方法、装置、电子设备及可读存储介质
US10664637B2 (en) Testbench restoration based on capture and replay
CN112417800B (zh) 集成电路处理方法、集成电路验证方法、装置及电子设备
CN117113908B (zh) 一种验证方法、装置、电子设备及可读存储介质
CN114330176A (zh) 芯片验证方法、装置、电子设备及存储介质
CN107229793B (zh) 一种高级可扩展接口总线平台的测试方法及装置
JP6265788B2 (ja) シミュレーション装置及びインタフェースモジュール生成装置及びプログラム
CN115732025A (zh) Ram访问冲突的验证方法及验证装置
US11386251B2 (en) Logic simulation verification system, logic simulation verification method, and program
CN114861594A (zh) 芯片的低功耗验证方法、装置、设备及存储介质
CN113627107A (zh) 确定电源电压数据的方法、装置、电子设备和介质
CN113377593A (zh) Cpu失效位置的定位分析方法及相关产品
CN117112447B (zh) 一种数据传输方法、装置、电子设备及可读存储介质
CN116842902B (zh) 针对黑盒模型的系统级仿真建模方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination