CN115732025A - Ram访问冲突的验证方法及验证装置 - Google Patents

Abstract

本申请公开RAM访问冲突的验证方法及验证装置。该验证方法，确认待测RAM的读延迟，所述读延迟包括所述RAM的读使能信号到读返回数据信号的N个时钟周期；选取待测RAM的测试地址；针对所述测试地址随机产生读操作或写操作；当所述写操作在所述读操作的读延迟上发生时，获得读返回数据与写操作的数据、读操作的地址与写操作的地址的对应关系；当所述对应关系包括指定情况时，确定所述待测RAM的访问冲突已验证。如此，实现了针对RAM访问冲突的通用方法，提供了标准且统一的访问冲突验证流程，能够快速准确地验证访问冲突。

Description

RAM访问冲突的验证方法及验证装置

技术领域

本发明涉及芯片仿真验证技术领域，尤其涉及RAM访问冲突的验证方法及验证装置。

背景技术

单端口随机存储器(SinglePortRandomAccessMemory，SPRAM)只有一个读写可访问端口，在每个时钟周期，互斥地响应读操作或写操作。另一方面，单端口RAM响应读操作时存在延迟。因此，单端口RAM存在访问冲突场景。

目前，数字电路验证工程师在利用EDA进行数字芯片验证时，往往需要花费大量的精力编写参考模型，并利用参考模型对芯片进行验证。但是，针对单端口RAM访问冲突场景的仿真验证，一般认为，参考模型提供的验证大部分都是行为级的，不方便实现在发生时序冲突时的检查能力，因此，不适合针对单端口RAM访问冲突场景进行仿真验证。

另一方面，目前没有通用的方式对单端口RAM访问冲突时业务逻辑的正确性进行验证。因而针对多种单端口RAM的各个冲突场景需要分别制作对应的测试用例进行访问冲突验证。针对各个访问冲突场景分别制作测试用例，不仅步骤繁琐，工作量大，验证效率偏低，而且，因生成的测试用例的通用性不足，而导致测试用例的复用性不强。

发明内容

有鉴于此，本发明提供RAM访问冲突的验证方法及验证装置，以解决现有技术中单端口RAM访问冲突验证的效率偏低、测试用例的通用性不足的问题。

第一方面，本申请提供一种RAM访问冲突的验证方法，包括：

确认待测RAM的读延迟，所述读延迟包括所述RAM的读使能信号到读返回数据信号的N个时钟周期；选取待测RAM的测试地址；

针对所述测试地址随机产生读操作或写操作；

当所述写操作在所述读操作的读延迟上发生时，获得读返回数据与写操作的数据、读操作的地址与写操作的地址的对应关系；

当所述对应关系包括指定情况时，确定所述待测RAM的访问冲突已验证。

进一步地，所述指定情况，包括：

当对所述待测RAM的第一地址进行写操作，且所述写操作在对所述第一地址的读操作的读延迟上发生时，所述读返回数据与所述写操作的数据相同。

进一步地，所述指定情况，包括：

当对所述待测RAM的第二地址进行写操作，且所述写操作在对所述待测RAM的第一地址的读操作的读延迟上发生时，所述读返回数据与所述第一地址存储的数据相同。

进一步地，所述指定情况，包括：

当对所述待测RAM的第一地址的读操作的读延迟上未发生写操作时，所述读返回数据与所述第一地址存储的数据相同。

第二方面，本申请提供一种RAM访问冲突的验证装置，包括：

用例参数确定单元，用于确认待测RAM的读延迟，所述读延迟包括所述RAM的读使能信号到读返回数据信号的N个时钟周期；选取待测RAM的测试地址；

用例生成单元，用于针对所述测试地址随机产生读操作或写操作；

冲突验证单元，用于当所述写操作在所述读操作的读延迟上发生时，获得读返回数据与写操作的数据、读操作的地址与写操作的地址的对应关系；在所述对应关系包括指定情况时，确定所述待测RAM的访问冲突已验证。

进一步地，所述指定情况，包括：

当对所述待测RAM的第一地址进行写操作，且所述写操作在对所述第一地址的读操作的读延迟上发生时，所述读返回数据与所述写操作的数据相同。

进一步地，所述指定情况，包括：

当对所述待测RAM的第二地址进行写操作，且所述写操作在对所述待测RAM的第一地址的读操作的读延迟上发生时，所述读返回数据与所述第一地址存储的数据相同。

进一步地，所述指定情况，包括：

当对所述待测RAM的第一地址的读操作的读延迟上未发生写操作时，所述读返回数据与所述第一地址存储的数据相同。

第三方面，本申请提供一种计算设备，包括：处理器，以及存储器，其上存储有程序指令，程序指令当被处理器执行时使得处理器执行如第一方面说明的RAM访问冲突的验证方法。

第四方面，本申请提供一种计算机可读存储介质，其上存储有程序指令，程序指令当被处理器执行时使得处理器执行如第一方面说明的RAM访问冲突的验证方法。

本申请的这些和其它方面在以下(多个)实施例的描述中会更加简明易懂。

附图说明

下面参照附图来进一步说明本申请的各个技术特征和它们之间的关系。附图为示例性的，一些技术特征并不以实际比例示出，并且一些附图中可能省略了本申请所属技术领域中惯用的且对于理解和实现本申请并非必不可少的技术特征，或是额外示出了对于理解和实现本申请并非必不可少的技术特征，也就是说，附图所示的各个技术特征的组合并不用于限制本申请。另外，在本申请全文中，相同的附图标记所指代的内容也是相同的。具体的附图说明如下：

图1是本发明实施例的RAM访问冲突的验证方法的流程示意图；

图2是本发明实施例的RAM访问冲突的验证装置的组成示意图；

图3A是本发明实施例的单端口RAM访问冲突的验证装置的第一应用示意图；

图3B是本发明实施例的单端口RAM访问冲突的验证装置的第二应用示意图；

图4是本发明实施例的RAM访问冲突的验证方法生成的访问冲突的信号波形图；

图5是本发明实施例的RAM访问冲突的验证方法对应的计算设备的组成示意图。

具体实施方式

下面，参照附图对本发明的具体实施方式进行详细的说明。

除非另有定义，本申请全文所使用的所有技术和科学术语与本申请所属技术领域的技术人员通常理解的含义相同。如有不一致，以本申请全文中所说明的含义或者根据本申请全文中记载的内容得出的含义为准。另外，本说明中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。

为了准确地对本申请中的技术内容进行叙述，以及为了准确地理解本申请，在对具体实施方式进行说明之前先对本说明书中所使用的术语给出如下的解释说明或定义。

电子设计自动化(ElectronicDesignAutomation，EDA)是指利用计算机辅助设计软件，来完成超大规模集成电路(VLSI)芯片的功能设计、综合、验证、物理设计(包括布局、布线、版图、设计规则检查等)等流程的设计方式。

目前EDA软件(如QuartusII8.0、Cadence、Synopsys、Mentor)作为数字电路芯片研发的底层基础技术平台，在设计环节，可以将芯片涉及的复杂物理问题用数学模型高度精确化表述，在虚拟环境中仿真出芯片预期的业务逻辑。在验证环节，可以实现逻辑功能一致性，也即，在验证环节运行与设计环节一致的业务逻辑。

断言(SystemVerilogAssertion，SVA)是SystemVerilog引入的重要特性，在功能仿真及形式验证中有着重要的作用。

网络芯片作为网络中的一个节点，与网络中的其他节点相互传递数据，如设置在路由器(Router)中的网络芯片、设置在交换机(Switch)中的网络芯片。

如图1所示，本发明实施例的RAM访问冲突的验证方法，包括以下步骤：

S10:确认待测RAM的读延迟，所述读延迟包括所述RAM的读使能信号到读返回数据信号的N个时钟周期；选取待测RAM的测试地址；

S20:针对所述测试地址随机产生读操作或写操作；

S30:当所述写操作在所述读操作的读延迟上发生时，获得读返回数据与写操作的数据、读操作的地址与写操作的地址的对应关系；当所述对应关系包括指定情况时，确定所述待测RAM的访问冲突已验证。

以上，首先确定用例参数，包括确认待测RAM的读延迟，如图4所示，所述读延迟包括所述RAM的读使能信号到读返回数据信号的N个时钟周期，这里N为3；选取待测RAM的测试地址，如图4所示，为ADDR0和ADDR1；其次，针对所述测试地址随机产生读操作或写操作，也即生成测试用例；在该测试用例运行过程中，执行冲突验证，包括：当检测到所述写操作在所述读操作的读延迟上发生时，获得读返回数据与写操作的数据、读操作的地址与写操作的地址的对应关系；当检测到所述对应关系包括指定情况时，确定所述待测RAM的访问冲突已验证。

以上，在提取多个参数之后，就可以方便地生成RAM访问冲突验证测试用例，由此提供了生成测试用例的通用方法；通过检测读返回数据与写操作的数据、读操作的地址与写操作的地址的对应关系并在在对应关系包括指定情况时，即可确定所述待测RAM的访问冲突已验证，由此提供了标准且统一的访问冲突验证流程。

利用该实施例的RAM访问冲突的验证方法，可以简单方便地制作测试用例，复用性好，验证过程标准且统一，因此易调试，有利于提高验证效率。

在一些实施例中，所述指定情况，包括：

当对所述待测RAM的第一地址进行写操作，且所述写操作在对所述第一地址的读操作的读延迟上发生时，所述读返回数据与所述写操作的数据相同。

具体地，在以上步骤S20生成测试用例后，当检测到对所述待测RAM的第一地址进行写操作，且所述写操作在对所述第一地址的读操作的读延迟上发生时，可以确定发生了图4中所示的第I种场景。随即，获取读返回数据与写操作的数据、读操作的地址与写操作的地址的对应关系，如所述对应关系包括：所述读返回数据与所述写操作的数据相同。这时，可以确定发生了图4中所示的第I种场景，且冲突验证通过。也即，如图4的左侧所示，对地址ADDR0的读操作，读返回数据是在其读延迟上发生的写操作向地址ADDR0写入的数据DATA1，而不是读操作使能时，存储在地址ADDR0的数据DATA0。因此，针对地址ADDR0的读操作受到了在该读操作之后，返回数据之前，发生的这次写操作的影响。如此，符合单口RAM的访问冲突业务逻辑，可以确定针对指定情况下所述待测RAM的访问冲突已验证通过。

在一些实施例中，所述指定情况，包括：

当对所述待测RAM的第二地址进行写操作，且所述写操作在对所述待测RAM的第一地址的读操作的读延迟上发生时，所述读返回数据与所述第一地址存储的数据相同。

在一些实施例中，具体地，在以上步骤S20生成测试用例后，当检测到对所述待测RAM的第二地址进行写操作，且所述写操作在对所述第一地址的读操作的读延迟上发生时，可以确定发生了图4中所示的第II种场景。随即，获取读返回数据与写操作的数据、读操作的地址与写操作的地址的对应关系，如所述对应关系包括：所述读返回数据与所述第一地址存储的数据相同。这时，可以确定发生了图4中所示的第II种场景，且冲突验证通过。也即，如图4的中部所示，对地址ADDR0的读操作，读返回数据是DATA1，并没有受到读操作之后，返回数据之前，针对地址ADDR1发生的这次写操作的影响，也即，读返回数据并不是这次写操作的数据DATA0。如此，符合单口RAM的访问冲突业务逻辑，可以确定针对指定情况下所述待测RAM的访问冲突已验证通过。

在一些实施例中，所述指定情况，包括：

当对所述待测RAM的第一地址的读操作的读延迟上未发生写操作时，所述读返回数据与所述第一地址存储的数据相同。

在一些实施例中，具体地，在以上步骤S20生成测试用例后，当检测到在对所述第一地址的读操作的读延迟上未发生写操作时，可以确定发生了图4中所示的第III种场景。随即，获取读返回数据与写操作的数据、读操作的地址与写操作的地址的对应关系，如所述对应关系包括：所述读返回数据与所述第一地址存储的数据相同。这时，可以确定发生了图4中所示的第III种场景，且冲突验证通过。也即，如图4的右侧所示，对地址ADDR1的读操作，读返回数据是DATA3，也即读操作使能时，存储在地址ADDR1的数据DATA3。如此，符合单口RAM的访问冲突业务逻辑，可以确定针对指定情况下所述待测RAM的访问冲突已验证通过。

以上的3种指定情况，分别覆盖了单口RAM访问冲突的典型场景。如此，验证过程标准且统一，有利于提高验证效率。

如此，该实施例的RAM访问冲突的验证方法，生成的测试用例通用性强，复用性好。可以通过标准且统一的验证过程，准确提取到测试用例中覆盖的针对单口RAM访问冲突的典型场景，验证效率高。

如图2所示，本发明实施例的RAM访问冲突的验证装置，包括：

用例参数确定单元210，用于确认待测RAM的读延迟，所述读延迟包括所述RAM的读使能信号到读返回数据信号的N个时钟周期；选取待测RAM的测试地址；

用例生成单元220，用于针对所述测试地址随机产生读操作或写操作；

冲突验证单元230，用于当所述写操作在所述读操作的读延迟上发生时，获得读返回数据与写操作的数据、读操作的地址与写操作的地址的对应关系；在所述对应关系包括指定情况时，确定所述待测RAM的访问冲突已验证。

在一些实施例中，所述指定情况，包括：

当对所述待测RAM的第一地址进行写操作，且所述写操作在对所述第一地址的读操作的读延迟上发生时，所述读返回数据与所述写操作的数据相同。

在一些实施例中，所述指定情况，包括：

当对所述待测RAM的第二地址进行写操作，且所述写操作在对所述待测RAM的第一地址的读操作的读延迟上发生时，所述读返回数据与所述第一地址存储的数据相同。

在一些实施例中，所述指定情况，包括：

当对所述待测RAM的第一地址的读操作的读延迟上未发生写操作时，所述读返回数据与所述第一地址存储的数据相同。

以上，用例参数确定单元210、用例生成单元220、冲突验证单元230具体执行的步骤，可以分别参考前述或后述的步骤S10、S20或S30，不再赘述。

参考图1和图2，使用本发明实施例的验证装置，按照标准的、统一的通用验证流程进行单端口RAM访问冲突进行验证时，具体可以包括以下步骤：

1)针对待测RAM进行参数化。

对应于前述的步骤S10，可以配置用例参数确定单元210，用于获取待测RAM的配置参数。具体地，获取待测RAM的配置参数，包括：确定其执行读操作的读延迟N。如，根据网络芯片的Specification确定读操作的读延迟N。如根据如图4所示的信号波形图，确认待测RAM的读使能信号RD_EN到读返回数据信号RD_DATA获取到读返回数据需要的节拍数，如，N个时钟周期。

具体地，获取待测RAM的配置参数，还包括：确定其存储深度，以确定测试用例中的读操作或写操作针对的单一地址的数量或全部地址对应的范围。如，确定存储位宽，以确定针对所述单端口RAM可读写的数据的上限位宽，或指定任一路写操作访问的数据，如指定其位宽不大于前述的上限位宽。

具体地，获取待测RAM的配置参数，还包括：选取待测RAM的测试地址。根据前述的存储深度、前述的读操作的读延迟N，确定测试地址中单一地址的数量、或对应的范围。后续生的测试用例中，读操作的地址或写操作的地址为所述测试地址中的任一个。

2)生成测试用例

对应于前述的步骤S20，可以配置用例生成单元220，用于根据获取的配置参数，随机地生成测试用例。如此，在生成的测试用例对应的针对RAM的访问序列中，随机地发生读操作或写操作。也即，在待测RAM的一个时钟周期内，随机地发生读操作或写操作或空操作中的任一种。以及，读操作的地址或写操作的地址在前述的测试地址内随机地确定。

以及，向随机确定的地址写入的数据是根据前述的存储位宽随机产生的。应该理解为，随机产生的数据写入到一地址后，再从该地址中读出数据时，读返回数据是确定的。如此，不需要预先向各测试地址内写入设定的数据，增加了测试用例生成方法的通用性。

以上，还包括采用现有技术中的方法，在生成随机的测试用例时，使得测试用例对应的访问序列中包括的读操作不小于预设的最少次数或包括的写操作不小于预设的最小次数，不再赘述。

如图4所示，在一些实施例中，单端口RAM读操作的Latency为2CLK；在地址1～100之间，随机选取2个地址作为地址0和地址1，将地址0和地址1作为CPU或逻辑单元读操作或写操作的地址，以及在预设的M个时钟周期内，CPU针对地址0和地址1随机地发生写操作或读操作及逻辑单元针对地址0和地址1随机地发生写操作或读操作，并且，进一步可以简化为写入的数据在DATA0、DATA1、DATA2、DATA3中随机地选择。

通常，每个测试用例分别独立地执行。测试用例开始执行和停止执行的方法，参考现有技术，不再赘述。以及，在任一个测试用例针对单端口RAM访问冲突的情况不满足预设要求时，可以参考前述说明，随机生成新的测试用例。以及，针对待测RAM，可以多次随机生成测试用例，直到已经执行的多个测试用例的情况满足预设要求时停止。

以上，步骤1)和步骤2)提供了针对不同配置参数的单端口RAM的通用的测试用例生成方法。

对应于前述的步骤S30，可以配置冲突验证单元230包括：访问冲突检查模块Cover、访问冲突验证模块Checker。

3)根据分析的RAM访问冲突的典型场景，构造采用通用代码实现的AssertionCover，该AssertionCover用于监测多种RAM访问冲突场景。

配置访问冲突检查模块Cover，用于用于监测多种RAM访问冲突场景。

如，构建第一冲突检测组件Cover1，用于检测在读操作的Latency上发生了与读操作针对的地址相同的写操作；

如，构建第二冲突检测组件Cover2，用于检测在读操作的Latency上发生了与读操作针对的地址不同的写操作。

4)根据前述分析的访问冲突场景，以及前述的通用代码实现的AssertionCover，构造通用代码实现的Checker，以进行Assertion的检查。

配置访问冲突验证模块Checker，用于验证多种RAM访问冲突场景。

如，构建第一冲突验证组件SVA1，用于：如果在任一笔读操作的Latency上发生了针对相同地址的一笔写操作，则该笔读操作的返回数据一定是该笔写操作针对的数据；

如，构建第二冲突验证组件SVA2，用于：如果在任一笔读操作的Latency上发生了针对不同地址的写操作，则该笔读操作的返回数据一定是该笔读操作之前的那次写操作针对的数据；

如，构建第三冲突验证组件SVA3，用于：如果仅发生了一笔读操作，也即，在该笔读操作的Latency上没有发生针对相同地址或不同地址的写操作，则该笔读操作的返回数据一定是该笔读操作之前的那次写操作针对的数据。

以上，步骤3)和步骤4)，提供了单端口RAM运行在仿真环境中，响应前述测试用例对应的访问序列时，利用AssertionCover或Checker，根据从仿真环境中获取的指定访问序列或输出时序，检查、验证或统计访问冲突的发生(也即覆盖情况)，以及访问冲突发生后业务逻辑能够正确地响应(也即验证是否通过)。

对于单端口RAM而言，如图4所示，响应于写操作，待写入的数据可以在同一个时钟周期(Clock，CLK)写入到目标地址，无延迟或延迟(的节拍数)为0。响应于读操作，从发生读操作到获取到读返回数据通常需要至少两个时钟周期，也即写操作的读延迟(Latency)(的节拍数)为2。

如图3B所示，对于某型网络芯片内的任一个单端口RAM而言，在仿真环境1000运行的仿真实例中，可能存在两类对单端口RAM的访问来源，其中，一类访问为来自中央处理器(CentralProcessingUnit，CPU)的软件访问，另一类访问为来自网络芯片内的逻辑单元的访问。这两类访问对于单端口RAM都可以是读操作或写操作。也即，网络芯片内的任一个单端口RAM可能需要响应分别来自逻辑单元或CPU的读操作或写操作。

参考以上单端口RAM响应读操作和写操作的时序特性，如果在单端口RAM响应某次针对目标地址的读操作期间，也即在该读操作的Latency上，针对同一个目标地址发生了一次写操作，根据单端口RAM的业务逻辑，则单端口RAM响应本次读操作后，针对该目标地址的读出数据应该是在后这次写操作写入到目标地址的数据，也即新数据，而不是在前这次读操作触发时已经存储在目标地址内的数据，也即旧数据。

图3B所示的单端口RAM芯片发生读写冲突的典型场景或业务逻辑如图4中的8个信号波形图所示。图4中，第一个信号波形为该单端口RAM的时钟周期信号CLK的时序。以下以该单端口RAM的一个时钟周期为1个节拍进行说明。

第二个信号波形为该单端口RAM的控制信号CLK_2的时序，其为CLK的2分频，读写访问的控制周期的节拍数为2，为时钟周期的两倍，如此，在每一个控制周期中，读操作和写操作交替且互斥地进行。图4中，控制周期内的第一拍为读相位RD_PHASE，第二拍为写相位WR_PHASE。自然地，也可以是第二拍为读相位RD_PHASE，第一拍为写相位WR_PHASE，可以参考图4得到对应的信号波形图，不再赘述。

第三个信号波形为该单端口RAM的地址信号ADDR的时序，其更新周期与时钟周期相同，用于指示当前时钟周期内访问的地址。图4中展示有针对地址0或地址1的访问占用。

第四个信号波形为该单端口RAM的读使能信号RD_EN的时序，其更新周期与时钟周期相同，其中，低电平表示读使能无效，高电平表示读使能有效。图4中展示有3个高电平的读使能，分别对应3个有效的读操作。

第五个信号波形为该单端口RAM的写使能信号WR_EN的时序。其更新周期与时钟周期相同，其中，低电平表示写使能无效，高电平表示写使能有效。图4中展示有4个高电平的写使能，分别对应4个有效的写操作。

第六个信号波形为该单端口RAM的写数据信号WR_DATA的时序，其更新周期与时钟周期相同，用于指示当前时钟周期内写操作的数据。图4中展示有针对数据DATA0、DATA1、DATA2、DATA3的写操作。

第七个信号波形为该单端口RAM的读返回数据信号RD_DATA的时序，其更新周期与时钟周期相同，用于指示当前时钟周期内预期的读返回数据。图4中展示有预期的读返回数据DATA0、DATA1、DATA3。

第八个信号波形为该单端口RAM的附加有冲突处理业务逻辑之后的读返回信号RD_DATA_FANAL的时序，其更新周期与时钟周期相同，用于指示实际的读返回数据。图4中展示有实际的读返回数据DATA1、DATA1、DATA3。

根据以上的单端口RAM的读返回数据信号RD_DATA的时序、读返回信号RD_DATA_FANAL的时序及读使能信号RD_EN的时序，可以确定该单端口RAM的读操作的读延迟为2。

以下结合图4展示的该单端口RAM的3类读写访问场景及对应的业务逻辑，说明该单端口RAM的读写逻辑及处理访问冲突时的业务逻辑。图4中，自左向右，依次为第一类访问冲突场景(如前述的Cover1)、第二类访问冲突场景(如前述的Cover2)、第三类访问场景(如前述的常规访问场景)。

在第一类访问冲突场景中，在第i+1拍，写使能信号WR_EN保持为高电平，发生针对地址0及针对数据DATA0的写操作，如此，实现向地址0写入数据DATA0。在第i+2拍，读使能信号RD_EN保持为高电平，发生针对地址0对应的数据DATA0的读操作。以及，预期在Latency＝2之后，也即第i+4拍，从读返回数据信号RD_DATA获取到预期的读返回数据DATA0。在第i+3拍，写使能信号WR_EN保持为高电平，发生针对地址0针对数据DATA1的写操作。如此，实现向地址0写入数据DATA1。以及，因为写操作发生在读操作的读延迟上，发生了针对地址0的访问冲突。在第i+4拍，执行访问冲突对应的业务逻辑，将读返回数据信号RD_DATA获取的预期的读返回数据DATA0调整为在第i+3拍向地址0写入的数据DATA1，如此，读返回信号RD_DATA_FANAL监测到的实际的读返回数据为DATA1。

随后，在第二类访问冲突场景中，在第j+1拍，写使能信号WR_EN保持为高电平，发生针对地址1及针对数据DATA2的写操作，如此，实现向地址1写入数据DATA2。在第j+2拍，读使能信号RD_EN保持为高电平，发生针对地址0对应的数据DATA1的读操作。以及，预期在Latency＝2之后，也即第j+4拍，从读返回数据信号RD_DATA获取到预期的读返回数据DATA1。在第j+3拍，写使能信号WR_EN保持为高电平，发生针对地址1及针对数据DATA3的写操作，如此，实现向地址1写入数据DATA3。这时，尽管写操作发生在读操作的读延迟上，但读操作和写操作的地址不同，不会发生针对同一地址的访问冲突。在第j+4拍，读返回数据信号RD_DATA监测到预期的读返回数据DATA1读返回信号RD_DATA_FANAL监测到的实际的读返回数据为DATA1。

随后，在第三类访问场景中，在第k+1拍，读使能信号RD_EN保持为高电平，发生针对地址1对应的数据DATA3的读操作。以及，预期在Latency＝2之后，也即第k+3拍，从读返回数据信号RD_DATA获取到预期的读返回数据DATA3。在第k+2拍，写使能信号WR_EN保持为低电平，不发生写操作。在第k+3拍，读使能信号RD_EN保持为低电平，不发生读操作。

相应地，在开发针对单端口RAM的访问冲突进行验证的验证装置时，可以包括以下步骤。

首先分析待测RAM的访问冲突的典型场景。此阶段需要针对单端口RAM在芯片内的使用情况进行分析，分析出冲突的场景。如，在网络芯片中存在很多配置表项，都是利用了单端口RAM实现，此类单端口RAM，一般读写时隙是分开进行的。如图3B和图4所示，第一种存在的访问冲突场景为在逻辑单元对某一地址进行读操作时，CPU对相同地址进行了写操作，这个写操作发生在了读的Latency上，这时，逻辑读操作应该返回的是最新写入的数据，而不是RAM中该地址在使能读操作时原本存储的数据。第二种存在的访问冲突场景为，在逻辑单元对某一地址进行读操作时，CPU对另外地址进行了写操作，这个写操作发生在了读的Latency上，这时，逻辑读操作应该返回的是RAM中存在的数据。

其次，根据分析的访问冲突的典型场景，构造简单并且可以覆盖大部分场景的测试用例。由图4可知，读操作的Latency为2CLK，因此，在地址1～100之间，随机选取2个地址，作为CPU写操作和逻辑读操作的地址，随机发送CPU写操作和逻辑读操作，数据随机。

再次，根据分析的访问冲突的典型场景，构造以下的AssertionCover：

Cover1：读操作的Latency上发生了相同地址的写操作；

Cover2：读操作的Latency上发生了不同地址的写操作；

又次，根据前述分析的访问冲突的典型场景及构造的AssertionCover，进行以下的访问冲突的验证检查。

SVA1：如果读操作的Latency上发生了相同地址的写操作，读返回数据一定是该笔写操作的数据；

SVA2：如果读操作的Latency上发生了不同地址的写操作，读操作的返回值一定是上一次该地址的写操作的值；

SVA3：如果仅发生了一笔读操作，读操作的返回值一定是上一次该地址的写操作的值；

以及，每个测试用例仿真完成后，分析AssertionCover结果，并确定该测试用例的覆盖情况是否通过检查。检查通过的要求是在测试用例的执行过程中，针对待测RAM的前述3个SVA都没有报错，并且，前述的2个AssertionCover已经全部覆盖。

以及，在检查通过后，得出验证结论。至此，针对待测RAM的两种冲突场景已经得到了充分的验证。

以下结合图3A、图3B所示的仿真环境1000中的至少一个仿真实例及图4，对本发明实施例的验证装置及前述的RAM访问冲突的验证方法具体进行说明。

如图3A所示，本发明另一个实施例的单端口RAM访问冲突的验证装置，在运行时，包括：

仿真环境1000，用于执行前述的随机生成的测试用例；

访问冲突验证模块Checker340，用于运行前述的判断所述对应关系是否包括指定情况的步骤，以验证所述单端口RAM是否正确处理了访问冲突(以下简称验证指定情况的步骤)。

在一些实施例中，仿真环境1000由EDA软件实现。如此，执行生成的测试用例，在仿真环境1000内发生针对单端口RAM的访问冲突场景，并就单端口RAM响应访问冲突的业务逻辑进行正确性验证。

如图3A所示，仿真环境1000自有的编译器(图中未示出)解析接收到的针对单端口RAM120的测试用例，并根据运行在仿真环境1000中的仿真实例，如图3B所示的单核或多核CPU400，或网络芯片100包括的第一逻辑单元111或第二逻辑单元112，以及各实例分别针对单端口RAM120(如第一单端口RAM121或第二单端口RAM122)的访问权限，生成分别针对运行在仿真环境中的至少一个仿真实例的激励信号；这些仿真实例响应于这些激励信号，发生针对该单端口RAM120的多路操作，包括读操作和写操作。

相应地，运行在仿真环境1000中的单核或多核CPU400作为第一仿真实例，发生针对单端口RAM120(如第一单端口RAM121)的第一地址的第一路操作，如读操作，运行在仿真环境1000中的第一逻辑单元111作为第二仿真实例，发生针对单端口RAM120(如第一单端口RAM121)的第一地址的第二路操作，如写操作。并且，第一路操作在对单端口RAM120(如第一单端口RAM121)的第一地址进行读操作时，第二路操作对所述单端口RAM120(如第一单端口RAM121)的第一地址进行写操作，并且，所述写操作发生在所述读操作的读延迟上。

参考前述说明，在每个时钟周期，单端口RAM互斥地响应读操作或写操作。因此，根据所述读操作的读延迟，可以预测在所述读操作的读延迟上可能发生的读操作或写操作或空操作的次数。这时因为，读写交替发生，在读的读延迟上，写操作的次数与读操作的次数之和不大于所述读操作的读延迟。

相应地，在一些实施例中，运行在仿真环境1000中的该单端口RAM120作为运行在该仿真环境中的一个仿真实例，响应于前述的读操作或写操作，生成或更新多组访问时序，如，读数据使能信号波形、写数据使能信号波形、读数据信号波形、写数据信号波形、地址访问信号波形、读返回数据信号波形等。以上，访问时序也可以认为是该仿真环境针对该单端口RAM120的输出时序。

在一些实施例中，运行在仿真环境1000中的单核或多核CPU400作为第一仿真实例，发生针对单端口RAM120(如第一单端口RAM121)的第一地址的第一路操作，如读操作，运行在仿真环境1000中的第一逻辑单元111作为第二仿真实例，发生针对单端口RAM120(如第一单端口RAM121)的第二地址的第二路操作，如写操作。并且，第一路操作在对单端口RAM120(如第一单端口RAM121)的第一地址进行读操作时，第二路操作对所述单端口RAM120(如第一单端口RAM121)的第二地址进行写操作，并且，所述写操作发生在所述读操作的读延迟上。

在一些实施例中，运行在仿真环境1000中的该单端口RAM120作为运行在该仿真环境中的另一个仿真实例，响应于前述的读操作或写操作，生成或更新多组访问时序，如，读数据使能信号波形、写数据使能信号波形、读数据信号波形、写数据信号波形、地址访问信号波形、读返回数据信号波形等。以上，访问时序也可以认为是该仿真环境针对该单端口RAM120的输出时序。

在一些实施例中，运行在仿真环境1000中的单核或多核CPU400作为第一仿真实例，发生针对单端口RAM120(如第一单端口RAM121)的第一地址的第一路操作，如读操作，运行在仿真环境1000中的第一逻辑单元111作为第二仿真实例，发生针对单端口RAM120(如第一单端口RAM121)的空操作。并且，第一路操作在对单端口RAM120(如第一单端口RAM121)的第一地址进行读操作时，第二路操作对所述单端口RAM120(如第一单端口RAM121)进行空操作，也即，不针对单端口RAM120的任意地址发生读操作或写操作，并且，所述空操作发生在所述读操作的读延迟上。

在一些实施例中，运行在仿真环境1000中的该单端口RAM120作为运行在该仿真环境中的另一个仿真实例，响应于前述的读操作或空操作，生成或更新多组访问时序，如，读数据使能信号波形、写数据使能信号波形、读数据信号波形、写数据信号波形、地址访问信号波形、读返回数据信号波形等。以上，访问时序也可以认为是该仿真环境针对该单端口RAM120的输出时序。

如图3A所示，作为与仿真环境具有时序获取接口的验证组件，访问冲突验证模块Checker340运行前述的验证指定情况的步骤，以验证所述单端口RAM是否正确处理了访问冲突。

在一些实施例中，访问冲突验证模块Checker340从仿真环境1000中获取该单端口RAM120响应来自第一路操作的读操作而更新的读数据使能信号波形、读数据信号波形、地址访问信号波形、读返回数据信号波形等，并从读返回数据信号波形中提取出所述读返回数据；及从仿真环境中获取该单端口RAM120响应来自第二路操作的该写操作而更新的写数据使能信号波形、写数据信号波形、地址访问信号波形等，并从写数据信号波形中提取出所述写操作所写入的数据。

随后，访问冲突验证模块Checker340验证该读返回数据是否为所述写操作所写入的数据。在该读返回数据为所述写操作所写入的数据时，则确定所述该单端口RAM120针对该第一类访问冲突场景的业务逻辑符合预设，冲突验证通过(或成功)；在该读返回数据不是所述写操作所写入的数据时，则确定所述该单端口RAM针对该第一类访问冲突场景(参考后述的Cover330的定义)的业务逻辑不符合预设，冲突验证不通过(或失败)。

在一些实施例中，访问冲突验证模块Checker340从仿真环境1000中获取该单端口RAM120响应来自第一路操作的读操作而更新的读数据使能信号波形、读数据信号波形、地址访问信号波形、读返回数据信号波形等，并从读返回数据信号波形中提取出所述读返回数据；及从仿真环境中获取该单端口RAM120响应来自第二路操作的该写操作而更新的写数据使能信号波形、写数据信号波形、地址访问信号波形等，并从写数据信号波形中提取出所述写操作所写入的数据。

随后，访问冲突验证模块Checker340验证该读返回数据是否为所述RAM第一地址所存储的数据。在该读返回数据为所述RAM第一地址所存储的数据时，确定所述该单端口RAM针对该第二类访问冲突场景(参考后述的Cover330的定义)的业务逻辑符合预设，冲突验证通过(或成功)；在该读返回数据不是所述RAM第一地址所存储的数据时，则所述该单端口RAM针对该第二类访问冲突场景的业务逻辑不符合预设，冲突验证不通过(或失败)。

在一些实施例中，访问冲突验证模块Checker340从仿真环境1000中获取该单端口RAM120响应来自第一路操作的读操作而更新的读数据使能信号波形、读数据信号波形、地址访问信号波形、读返回数据信号波形等，并从读返回数据信号波形中提取出所述读返回数据及从仿真环境中获取该单端口RAM在响应对RAM第一地址进行读操作时(如发生读操作所在的时钟周期内)所述RAM第一地址所存储的数据。

随后，访问冲突验证模块Checker340验证该读返回数据是否为所述RAM第一地址所存储的数据。在该读返回数据为所述RAM第一地址所存储的数据时，确定所述该单端口RAM针对该常规访问场景的业务逻辑符合预设，验证通过(或成功)；在该读返回数据不是所述RAM第一地址所存储的数据时，则所述该单端口RAM针对该常规访问场景的业务逻辑不符合预设，验证不通过(或失败)。

在一些实施例中，如图3A所示，该验证装置还包括：

访问冲突检查模块Cover330，用于获取针对所述单端口RAM的指定输出时序，并根据所述指定输出时序，检查是否针对所述单端口RAM发生了访问冲突；

其中，所述指定输出时序包括针对所述单端口RAM的读操作信号波形、针对所述单端口RAM的写操作信号波形、针对所述单端口RAM的地址访问信号波形。

如图3A所示，作为与仿真环境具有时序获取接口的验证组件，访问冲突检查模块Cover330获取针对所述单端口RAM的指定输出时序，并根据所述指定输出时序，检查是否针对所述单端口RAM发生了访问冲突。

在一些实施例中，访问冲突检查模块Cover330针对所述单端口RAM的读操作信号波形、针对所述单端口RAM的写操作信号波形、针对所述单端口RAM的地址访问信号波形，确定是否在读操作的Latency上发生了针对相同地址的写操作，也即前述的针对所述该单端口RAM的第一类访问冲突场景。

在一些实施例中，访问冲突检查模块Cover330针对所述单端口RAM的读操作信号波形、针对所述单端口RAM的写操作信号波形、针对所述单端口RAM的地址访问信号波形，确定是否在读操作的Latency上发生了不同地址的写操作，也即前述的针对所述该单端口RAM的第二类访问冲突场景。

在一些实施例中，如图3A所示，该验证装置还包括：

用例参数确定模块310，用于获取针对所述单端口RAM的配置参数，所述配置参数包括：所述单端口RAM响应读操作的读延迟；

相应地，所述访问冲突验证模块Checker340用于根据所述单端口RAM响应读操作的读延迟，验证所述单端口RAM是否正确处理了访问冲突；

所述访问冲突检查模块Cover330用于根据所述单端口RAM响应读操作的读延迟，检查是否针对所述单端口RAM发生了访问冲突。

在一些实施例中，用例参数确定模块310人机交互地(如，通过Windows操作系统下的CMD命令行；或通过可接收输入值的对话框控件)获取所述单端口RAM响应读操作的读延迟，作为针对访问冲突验证模块Checker340及访问冲突检查模块Cover330的配置参数。如此，可以针对不同型号的单端口RAM，对其读操作的读延迟这一变量的值进行参数化地配置。

这里，所述单端口RAM响应读操作的读延迟用于确定在所述读操作的读延迟上，最多可能产生的写操作的次数。这是因为，单端口RAM的读写操作交替发生，在读的读延迟上，写操作的次数与读操作的次数之和不大于所述读操作的读延迟。

相应地，如图3B所示，所述访问冲突验证模块Checker340根据所述单端口RAM响应读操作的读延迟，来确定是否在读操作的Latency上发生了相同地址的写操作，以验证所述单端口RAM是否正确处理了访问冲突；所述访问冲突检查模块Cover330则根据所述单端口RAM响应读操作的读延迟，来确定读操作的Latency上发生了相同地址的写操作，以检查是否针对所述单端口RAM发生了访问冲突。

应该理解为，所述访问冲突验证模块Checker340及所述访问冲突检查模块Cover330解析前述的各输出时序时，还包括从所述仿真环境1000获取运行在仿真环境1000中的各实例的时钟周期，如单核或多核CPU400的时钟周期，单端口RAM120的时钟周期，第一逻辑单元111的时钟周期，不再赘述。

在一些实施例中，如图3A、图3B所示，该验证装置还包括：

用例生成模块320，用于根据获取的所述配置参数，生成测试用例；

相应地，所述仿真环境1000根据解析后的所述测试用例，生成针对所述单端口RAM的访问序列，以使得所述访问序列中包括第二路操作为写操作且发生在第一路操作为读操作的读延迟上。

在一些实施例中，所述用例生成模块320根据获取的所述单端口RAM响应读操作的读延迟，生成测试用例，以使得所述仿真环境1000根据解析后的所述测试用例，生成针对所述单端口RAM的访问序列时，所述访问序列中包括的第二路操作为写操作且发生在所述第一路操作为读操作的读延迟上。

在一些实施例中，所述配置参数还包括所述单端口RAM的存储深度、所述单端口RAM的存储位宽；

所述用例生成模块320还用于根据所述单端口RAM的存储深度，确定针对所述单端口RAM可访问的地址范围，以指定所述访问序列中的任一路操作访问的地址；及

根据所述单端口RAM的存储位宽，确定针对所述单端口RAM可读写的数据的上限位宽(如，8bit或16bit)，以指定所述访问序列中的任一路操作访问的数据的上限位宽。

在一些实施例中，用例参数确定模块310人机交互地(如，通过Windows操作系统下的CMD命令行；或通过可接收输入值的对话框控件)获取所述单端口RAM的存储深度、所述单端口RAM的存储位宽，作为针对所述用例生成模块320的配置参数。

在一些实施例中，对于冲突验证需要的读操作的读延迟、存储位宽和存储深度，还可以通过输出装置2000在用户的操作界面上显示指定内容的相关字段，由用户对各字段进行赋值来实现。

在一些实施例中，用例参数确定模块310还可以人机交互地(如，通过Windows操作系统下的CMD命令行；或通过可接收输入值的对话框控件)获取用于设置时序关系的参数。如，是上升沿触发还是下降沿触发；如一个控制周期内，是先读再写，或先写再读，不再赘述。

以上，使用用例参数确定单元来获取配置参数，利用少量的配置参数就可以生成或配置测试用例，制作测试用例的步骤直观、便于操作，生成测试用例的通用性好。

如此，针对访问序列实现了参数化，包括时序关系参数化、地址参数化、访问数据参数化。以及，实现了访问冲突验证模块Checker340及访问冲突检查模块Cover330可针对不同配置参数的单端口RAM复用。

在一些实施例中，如图3A，该验证装置还包括：

输出装置2000；

所述访问冲突验证模块Checker340，还用于根据验证的所述单端口RAM正确处理了访问冲突的次数，确定所述测试用例针对所述单端口RAM访问冲突正确处理的情况；

所述输出装置用于显示所述测试用例针对所述单端口RAM访问冲突正确处理的情况。

如，访问冲突验证模块Checker340将检测到的发生访问冲突且正确响应的次数与测试用例中全部的读访问的次数做除法，或将检测到的发生访问冲突且正确响应的次数与发生访问冲突次数做除法，确定该测试用例针对访问冲突的覆盖率；或者，人机交互地展示检测到的发生访问冲突且正确响应的次数、发生访问冲突的次数、检测到的全部的读访问的次数。

如此，不再需要人工地在人机交互界面上观察显示的在测试用例执行期间获取的输出时序图来确定测试用例针对访问冲突正确响应的情况，或观察打印的输出时序图来确定测试用例针对访问冲突正确响应的情况。

在一些实施例中，如图3A所示，该验证装置还包括：

所述访问冲突检查模块Cover330，还用于根据检查的针对所述单端口RAM发生了访问冲突的次数，确定所述仿真环境运行所述的执行测试用例的步骤中，所述测试用例针对所述单端口RAM发生访问冲突的情况；

所述输出装置用于显示所述测试用例针对所述单端口RAM发生访问冲突的情况。

如，访问冲突检查模块Cover330将检测到的发生访问冲突的次数与测试用例中全部的读访问的次数做除法，确定该测试用例针对访问冲突的覆盖率；或者，人机交互地展示检测到的发生访问冲突的次数、检测到的全部的读访问的次数。

如此，利用生成的测试用例，对单端口RAM是否发生读写冲突进行检查，并就发生读写冲突时是否正确响应读写冲突进行验证，以确定测试用例的情况。

在一些实施例中，所述输出装置还用于输出验证报告，所述验证报告中至少包括前述的访问冲突检查模块Cover330确定的所述测试用例针对所述单端口RAM发生访问冲突的情况，及所述访问冲突验证模块Checker340确定的所述测试用例针对所述单端口RAM访问冲突正确处理的情况。

如此，不再需要人工地在人机交互界面上观察显示的在测试用例执行期间获取的输出时序图来确定测试用例针对访问冲突的情况，或观察打印的输出时序图来确定测试用例针对访问冲突的情况。

在一些实施例中，可以基于通用验证方法学(UniversalVerificationMethodology,UVM)这个以SystemVerilog类库为主体的验证平台开发前述的访问冲突检查模块Cover330及访问冲突验证模块Checker340。

在一些实施例中，访问冲突验证模块Checker340通过设置多种SVA，在仿真环境1000执行测试用例过程中，对于发生冲突的时隙进行预期，并验证发生冲突时单端口RAM的业务逻辑是否能正确响应访问冲突；访问冲突检查模块Cover330使用AssertionCover，在仿真环境1000执行测试用例过程中，对于发生冲突的时隙进行预期，并针对单端口RAM是否发生访问冲突场景进行检查。

在一些实施例中，Checker340在UVM中实现时，可以采用下述的SVA1，以进行Assertion检查：SVA1：如果读操作的Latency上发生了相同地址的写操作，读返回数据一定是该笔写操作的数据。

在一些实施例中，Checker340在UVM中实现时，可以采用下述的SVA2，以进行Assertion检查：SVA2：如果读操作的Latency上发生了不同地址的写操作，读操作的返回值一定是上一次该地址的写操作的值。

在一些实施例中，Checker340在UVM中实现时，可以采用下述的SVA3，以进行Assertion检查：SVA3：如果仅发生了一笔读操作，读操作的返回值一定是上一次该地址的写操作的值。

在一些实施例中，Cover330在UVM中实现时，可以采用下述的AssertionCover1，构造针对单端口RAM访问冲突检查的通用代码：Cover1：读操作的Latency上发生了相同地址的写操作。

在一些实施例中，Cover330在UVM中实现时，可以采用下述的AssertionCover2，构造针对单端口RAM访问冲突检查的通用代码：Cover2：读操作的Latency上发生了不同地址的写操作。

如图3A和图3B所示，针对单端口RAM的访问冲突问题，利用可编辑的用例参数确定模块310获取针对待测RAM的配置参数后，用例生成模块320根据所述配置参数自动地生成针对访问冲突验证的测试用例，随后，仿真环境根据解析后的测试用例，生成针对仿真环境中运行的至少一个可访问待测RAM的仿真实例的激励信号，所述至少一个可访问待测RAM的仿真实例响应于该激励信号，发生针对所述待测RAM的访问序列，仿真环境中运行的待测RAM响应所述访问序列，发生至少一次访问冲突场景；仿真环境中运行的访问冲突检查模块Cover330检查是否针对所述待测RAM发生了访问冲突；仿真环境中运行的访问冲突验证模块Checker340验证就检测到的访问冲突所述待测RAM是否正确响应了访问冲突。

如此，本发明实施例的验证装置，一方面实现了针对冲突场景验证的完备性(如，保证第一类访问冲突场景、第二类访问冲突场景，以及常规访问场景)，另一方面，实现了各验证组件(包括访问冲突检查模块Cover330、访问冲突验证模块Checker340)的通用性。

如此，本发明实施例的验证装置，实现了针对单端口RAM访问冲突验证的通用方法，能够快速准确地验证测试用例是否覆盖到访问冲突以及是否正确响应了访问冲突。

如此，本发明提供的RAM访问冲突的验证方法及验证装置，实现了针对单端口RAM访问冲突验证的通用方法，通过参数化及统一流程化，对单端口RAM访问冲突的典型场景，提供了标准且统一的覆盖检查流程，能够快速准确地验证测试用例是否覆盖到访问冲突以及是否正确响应了访问冲突。并且，测试用例制作简单，验证过程简单，易调试。

在一些应用场景中，如图3B所示，仿真环境内运行的多个仿真实例可能包括多个单端口RAM。如，某型网络芯片中设置有数百个单端口RAM，这些单端口分别具有不同的地址范围。应用前述的验证装置可以分别针对仿真环境内运行的各单端口RAM分别获取配置参数，并根据各单端口RAM各自的配置参数分别生成对应的测试用例，并在仿真环境内运行与各测试用例对应的访问序列，并分别利用一个前述的Checker340或Cover330检测各单端口RAM针对访问冲突的情况，不再赘述。

如图5所示，本发明实施例的计算设备700包括：处理器710、存储器720，还可以包括通信接口730。应理解，该图5中所示的计算设备700中的通信接口730可以用于与其他设备之间进行通信。其中，该处理器710可以与存储器720连接。该存储器720可以用于存储该程序代码和数据。因此，该存储器720可以是处理器710内部的存储单元，也可以是与处理器710独立的外部存储单元，还可以是包括处理器710内部的存储单元和与处理器710独立的外部存储单元的部件。

可选的，计算设备700还可以包括总线。其中，存储器720、通信接口730可以通过总线与处理器710连接。总线可以是外设部件互连标准(PeripheralComponentInterconnect，PCI)总线或扩展工业标准结构(ExtendedIndustryStandardArchitecture，EISA)总线等。总线可以分为地址总线、数据总线、控制总线等。

应理解，在本发明实施例中，该处理器710可以采用中央处理单元(CentralProcessingUnit，CPU)。该处理器还可以是其它通用处理器、数字信号处理器(DigitalSignalProcessor，DSP)、专用集成电路(ApplicationSpecificIntegratedCircuit，ASIC)、现成可编程门矩阵(FieldProgrammableGateArray，FPGA)或者其它可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。或者该处理器710采用一个或多个集成电路，用于执行相关程序，以实现本发明实施例所提供的技术方案。

该存储器720可以包括只读存储器和随机存取存储器，并向处理器710提供指令和数据。处理器710的一部分还可以包括非易失性随机存取存储器。例如，处理器710还可以存储设备类型的信息。

在计算设备700运行时，处理器710执行存储器720中的计算机执行指令执行前述的RAM访问冲突的验证方法的操作步骤。

应理解，根据本发明实施例的计算设备700可以对应于执行根据本申请各实施例的方法中的相应主体，并且计算设备700中的各个模块的上述和其它操作和/或功能分别为了实现本实施例各方法的相应流程，为了简洁，在此不再赘述。

以上各装置的功能可以通过由处理器执行程序(软件)来实现，另外，也可以通过LSI(LargeScaleIntegration，大规模集成电路)和ASIC(ApplicationSpecificIntegratedCircuit，专用集成电路)等硬件来实现，或者还可以通过软件和硬件的结合来实现。

在本申请全文中使用的词语“第一、第二、第三等”或模块A、模块B、模块C等类似用语，仅用于区别类似的对象，不代表针对对象的特定排序，可以理解的是，在允许的情况下可以互换特定的顺序或先后次序。

在本申请全文中，所涉及的表示步骤的标号，如S10、S20……等，并不表示一定会按此步骤执行，在允许的情况下可以互换前后步骤的顺序，或同时执行。

在本申请的全文中使用的术语“包括”不应解释为限制于其后列出的内容；它不排除其它的结构要素或步骤。因此，其应当诠释为指定所提到的所述技术特征、整体、步骤或部件的存在，但并不排除存在或添加一个或更多其它技术特征、整体、步骤或部件及其组群。

可以理解，本领域技术人员可以将本申请全文中提到的一个或多个实施例中提到的特征，以任何适当的方式与其他实施例中的特征进行组合来实施本申请。

注意，前述仅为本申请的较佳实施例及所运用的技术原理。本领域技术人员会理解，本申请不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本申请的保护范围。因此，虽然通过以上实施例对本申请进行了较为详细的说明，但是本申请不仅仅限于以上实施例，在不脱离本申请的技术构思的情况下，还可以包括更多其他等效实施例，均属于本申请的保护范畴。

Claims (10)

1.一种RAM访问冲突的验证方法，其特征在于，包括：

确认待测RAM的读延迟，所述读延迟包括所述RAM的读使能信号到读返回数据信号的N个时钟周期；选取待测RAM的测试地址；

针对所述测试地址随机产生读操作或写操作；

当所述写操作在所述读操作的读延迟上发生时，获得读返回数据与写操作的数据、读操作的地址与写操作的地址的对应关系；

当所述对应关系包括指定情况时，确定所述待测RAM的访问冲突已验证。

2.根据权利要求1所述的验证方法，其特征在于，所述指定情况，包括：

当对所述待测RAM的第一地址进行写操作，且所述写操作在对所述第一地址的读操作的读延迟上发生时，所述读返回数据与所述写操作的数据相同。

3.根据权利要求1所述的验证方法，其特征在于，所述指定情况，包括：

当对所述待测RAM的第二地址进行写操作，且所述写操作在对所述待测RAM的第一地址的读操作的读延迟上发生时，所述读返回数据与所述第一地址存储的数据相同。

4.根据权利要求1所述的验证方法，其特征在于，所述指定情况，包括：

当对所述待测RAM的第一地址的读操作的读延迟上未发生写操作时，所述读返回数据与所述第一地址存储的数据相同。

5.一种RAM访问冲突的验证装置，其特征在于，包括：

用例参数确定单元，用于确认待测RAM的读延迟，所述读延迟包括所述RAM的读使能信号到读返回数据信号的N个时钟周期；选取待测RAM的测试地址；

用例生成单元，用于针对所述测试地址随机产生读操作或写操作；

冲突验证单元，用于当所述写操作在所述读操作的读延迟上发生时，获得读返回数据与写操作的数据、读操作的地址与写操作的地址的对应关系；在所述对应关系包括指定情况时，确定所述待测RAM的访问冲突已验证。

6.根据权利要求5所述的验证装置，其特征在于，所述指定情况，包括：

当对所述待测RAM的第一地址进行写操作，且所述写操作在对所述第一地址的读操作的读延迟上发生时，所述读返回数据与所述写操作的数据相同。

7.根据权利要求5所述的验证装置，其特征在于，所述指定情况，包括：

当对所述待测RAM的第二地址进行写操作，且所述写操作在对所述待测RAM的第一地址的读操作的读延迟上发生时，所述读返回数据与所述第一地址存储的数据相同。

8.根据权利要求5所述的验证装置，其特征在于，所述指定情况，包括：

当对所述待测RAM的第一地址的读操作的读延迟上未发生写操作时，所述读返回数据与所述第一地址存储的数据相同。

9.一种计算设备，其特征在于，包括：处理器，以及存储器，其上存储有程序指令，程序指令当被处理器执行时使得处理器执行如权利要求1至4中任一项所述的RAM访问冲突的验证方法。

10.一种计算机可读存储介质，其特征在于，其上存储有程序指令，程序指令当被处理器执行时使得处理器执行如权利要求1至4中任一项所述的RAM访问冲突的验证方法。

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