CN114388026A - 三维熔丝架构以及相关系统、方法和设备 - Google Patents

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Abstract

本申请案涉及三维熔丝架构以及相关的系统、方法和设备。一种设备包含半导体衬底、所述半导体衬底上或中的熔丝阵列，以及所述半导体衬底上或中的熔丝电路。所述熔丝阵列包含熔丝单元。所述熔丝电路经配置以存取所述熔丝单元。所述熔丝电路从所述熔丝阵列偏移以使得所述熔丝电路安置于所述半导体衬底与所述熔丝阵列之间，或所述熔丝阵列安置于所述半导体衬底与所述熔丝电路之间。

Description

三维熔丝架构以及相关系统、方法和设备
优先权要求
本申请要求2020年10月5日提交的标题为“三维熔丝架构以及相关系统、方法和设备(THREE-DIMENSIONAL FUSE ARCHITECTURES AND RELATED SYSTEMS,METHODS,ANDAPPARATUSES)”的第17/063,194号美国专利申请的申请日的权益。
技术领域
本公开大体上涉及三维熔丝架构，且更具体来说涉及用于半导体存储器装置的三维熔丝阵列架构。
背景技术
熔丝阵列可用于例如存储器装置等易失性数据存储装置中的长期数据存储。此类存储器装置包含经配置以存取(例如，对其写入数据，从其读取数据)熔丝阵列中的熔丝的熔丝电路。在数据存储到熔丝阵列的熔丝的情况下，在存储器装置的加电或复位后数据即刻被读取且锁存，且可递送到存储器装置的各种组件且由其使用。
发明内容
在一些实施例中，一种设备包含半导体衬底、半导体衬底上或中的熔丝阵列，以及半导体衬底上或中的熔丝电路。熔丝阵列包含熔丝单元。所述熔丝电路经配置以存取所述熔丝单元。所述熔丝电路从所述熔丝阵列偏移以使得所述熔丝电路安置于所述半导体衬底与所述熔丝阵列之间，或所述熔丝阵列安置于所述半导体衬底与所述熔丝电路之间。
在一些实施例中，一种从熔丝阵列的熔丝单元读取信息位的方法包含以安置于半导体衬底与熔丝阵列之间的熔丝电路将对应于熔丝单元的位线预充电到预充电电压电位。所述方法还包含以熔丝电路将互补电压电位提供到熔丝单元，所述互补电压电位与预充电电压电位互补。所述方法还包含以所述熔丝电路将所述熔丝单元电连接到所述经预充电的位线，以及在将所述熔丝单元电连接到所述经预充电的位线后的预定时间周期以所述熔丝电路将位线电压电位与参考电压电位进行比较。所述方法还包含响应于所述位线电压电位与所述参考电压电位的所述比较而向所述熔丝电路的锁存电路提供指示来自所述熔丝单元的所述信息位的熔丝数据信号。
在一些实施例中，一种使熔丝阵列的熔丝单元熔断的方法包含：以安置于半导体衬底与所述熔丝阵列之间的熔丝电路将编程电压电位提供到所述熔丝单元；以所述熔丝电路断言字线存取晶体管的栅极端子处的字线信号以将对应于所述熔丝单元的位线电连接到所述熔丝单元；以及以所述熔丝电路断言熔丝单元选择晶体管的栅极端子处的选择电压电位以将所述位线电连接到电力供应低电压电位节点。
在一些实施例中，一种计算系统包含熔丝装置。所述熔丝装置包含半导体衬底和半导体衬底上或中的熔丝阵列。熔丝阵列包含熔丝单元。熔丝装置还包含经配置以存取熔丝单元的熔丝电路。熔丝电路安置于半导体衬底与熔丝阵列之间。
附图说明
虽然本公开利用确切地指出且清楚地主张特定实施例的权利要求进行总结，但本公开范围内的实施例的各种特征及优势可在结合附图阅读时从以下描述更轻松地确定，在附图中：
图1是根据一些实施例的熔丝装置的一部分的等效电路示意性图示；
图2是根据一些实施例的图1的熔丝装置的部分的另一示意性图示；
图3A是根据一些实施例的熔丝阵列的平面图；
图3B是根据一些实施例的熔丝电路的一部分的平面图；
图4是根据一些实施例的布置于折叠位线架构中的熔丝阵列的平面图；
图5是作为图3B的偶数锁存器和奇数锁存器或图4的锁存器的实例的锁存电路的框图；
图6是根据一些实施例的熔丝装置的示意性图示；
图7是在图6的熔丝装置的读取操作期间的位线电压电位的标绘图；
图8是图6的感测放大器的实例的示意性图示；
图9是根据一些实施例的存储器装置的框图；
图10是示出根据一些实施例的使熔丝阵列的熔丝单元熔断的方法的流程图；
图11是示出根据一些实施例的从熔丝阵列的熔丝单元读取信息位的方法的流程图；
图12是根据一些实施例的计算系统的框图；以及
图13是在一些实施例中可用于实施本文所公开的各种功能、操作、动作、过程和/或方法的电路的框图。
具体实施方式
在以下详细描述中，参考形成本发明的一部分的附图，且其中借助于图示展示其中可实践本公开的实施例的具体实例。足够详细地描述这些实施例，以使得所属领域的一般技术人员能够实践本公开。然而，可利用本文所实现的其它实施例，且可在不脱离本公开的范围的情况下进行结构、材料和过程改变。
本文中呈现的图示并不意指为任何特定方法、系统、装置或结构的实际视图，而仅仅为用于描述本公开的实施例的理想化表示。在一些情况下，各种附图中的相似结构或组件可保持相同或相似编号以便利读者；然而，编号的相似性不一定意味着结构或组件的大小、组成、配置或任何其它性质是相同的。
以下描述可包含实例以帮助使所属领域的一般技术人员能够实践所公开的实施例。术语“示例性”、“举例来说”和“例如”的使用意味着相关描述是解释性的，且虽然本公开的范围意图涵盖实例和合法等效物，但此类术语的使用并不意图将实施例或本公开的范围限制于指定的组件、步骤、特征、功能等。
将容易理解的是，如本文中大体描述且在附图中示出的实施例的组件可以多种多样的不同配置来布置和设计。因此，对各种实施例的以下描述并不意图限制本公开的范围，而是仅表示各种实施例。尽管可在图式中呈现实施例的各方面，但除非特别指定，否则图式未必按比例绘制。
此外，除非本文另外规定，否则所展示和描述的特定实施方案仅为实例且不应被理解为实施本公开的仅有方式。元件、电路和功能可以框图形式示出以避免在不必要的细节上混淆本公开。相反，除非本文另外规定，否则所展示和描述的特定实施方案仅是实例性的且不应被理解为实施本公开的仅有方式。另外，各种块之间的块定义和逻辑划分是特定实施方案的示例。对于所属领域的一般技术人员来说将显而易见的是，可通过许多其它分区解决方案来实践本公开。在很大程度上，已省略关于时序考虑等的细节，其中此类细节对于完全理解本公开是不必要的且在相关领域的一般技术人员的能力内。
所属领域的一般技术人员将理解，可使用各种不同技术和技法中的任一种来表示信息和信号。出于呈现和描述的清楚起见，一些图式可将信号示出为单个信号。所属领域的一般技术人员将理解，信号可表示信号的总线，其中总线可具有多种位宽度，且本公开可在包含单个数据信号的任何数量的数据信号上实施。
结合本文公开的实施例描述的各种说明性逻辑块、模块和电路可通过通用处理器、专用处理器、数字信号处理器(DSP)、集成电路(IC)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其经设计以执行本文所描述功能的任何组合来实施或执行。通用处理器(在本文中也可称作主机处理器或简单地称为主机)可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如DSP和微处理器的组合、一或多个微处理器、与DSP核心结合的一或多个微处理器，或任何其它此类配置。包含处理器的通用计算机在所述通用计算机经配置以执行与本公开的实施例有关的计算指令(例如，软件代码)时被视为专用计算机。
可根据描绘为流程图(flowchart)、流程图(flow diagram)、结构图或框图的过程描述实施例。虽然流程图可将操作动作描述为顺序工艺，但这些动作中的许多可以另一顺序、并行地或大体上同时进行。此外，可重新布置动作的次序。工艺可对应于方法、线程、函数、程序、子例程、子程序、其它结构或其组合。此外，本文所公开的方法可以硬件、软件或这两者实施。如果以软件实施，那么可将功能作为一或多个指令或代码在计算机可读媒体上存储或传输。计算机可读媒体包含计算机存储媒体与通信媒体两者，通信媒体包含促进将计算机程序从一处传送到另一处的任何媒体。
本文使用例如“第一”、“第二”等标示对元件的任何提及并不限制那些元件的数量或次序，除非明确地陈述此类限制。实际上，这些名称可在本文中用作区别两个或两个以上元素或元素实例的方便的方法。因此，对第一及第二元件的参考不意味着此处可采用仅两个元件或第一元件必须以某一方式在第二元件之前。另外，除非另外说明，否则一组元件可包括一或多个元件。
如本文所使用，关于给定参数、性质或条件的术语“基本上”在一定程度上意指并包含所属领域的一般技术人员将理解给定参数、性质或条件在小变化程度下，例如在可接受的制造公差内得到满足。举例来说，取决于大体上得到满足的特定参数、性质或条件，可至少90％满足、至少95％满足或甚至至少99％满足所述参数、性质或条件。
如本文所使用，术语“半导体材料”指电导率在电绝缘材料与导电材料的电导率之间的材料。例如，半导体材料在室温(例如，大致上二十摄氏度)下可具有在约10-8西门子/厘米(S/cm)与104S/cm之间的导电率。半导体材料的实例包含在元素周期表的IV列中找到的元素半导体材料，例如硅(Si)、锗(Ge)和碳(C)。半导体材料的其它实例包含化合物半导体材料，例如但不限于二元化合物半导体材料(例如，砷化镓(GaAs))、三元化合物半导体材料(例如，AlXGa1-XAs)和四元化合物半导体材料(例如，GaXIn1-XAsYP1-Y)。化合物半导体材料可包含(但不限于)来自元素周期表的列III和V(III-V半导体材料)或来自元素周期表的列II和VI(II-VI半导体材料)的元素的组合。半导体装置通常包含晶体半导体材料。借助于非限制性实例，晶体管和二极管包含晶体半导体材料。因此，除非本文另外明确指示，否则如本文所使用的术语“半导体材料”具体指晶体半导体材料。
如本文所使用，术语“本征半导体材料”指杂质密度相对较小(例如，相较于室温下的热产生导致的电子和空穴密度，杂质密度较低)的半导体材料。
如本文所使用，术语“掺杂半导体材料”指引入的杂质密度高于本征半导体材料(例如，比由在室温下的热产生导致的电子和空穴密度高的杂质密度)的半导体材料。掺杂半导体材料可主要掺杂有施主杂质，例如但不限于磷(P)、锑(Sb)、铋(Bi)和砷(As)。半导体材料的晶格中的每一施主杂质添加自由电子，相对于半导体材料的本征形式，这提高了半导体材料的电导率。已主要掺杂有施主杂质的掺杂半导体材料在本文中被称作“N型半导体材料”。掺杂半导体材料可实际上主要掺杂有三价或受主杂质，例如但不限于硼(B)、铟(In)、铝(Al)和镓(Ga)。半导体材料的晶格中的每一三价或受主杂质增加电子空穴(在本文中被称作“空穴”)，相对于半导体材料的本征形式，这增加了半导体材料的电导率。已主要掺杂有三价或受主杂质的掺杂半导体材料在本文中被称作“p型半导体材料”。
如本文所使用，术语“活性材料”指代已经掺杂以充当金属氧化物半导体(MOS)场效应晶体管(FET)(MOSFET)中的沟道材料的半导体材料。具有已主要掺杂有施主杂质的沟道材料的MOSFET晶体管在本文中被称作N型MOS(NMOS)晶体管，因为充当用于NMOS晶体管的沟道材料的活性材料包含N型半导体材料。类似地，具有已主要掺杂有三价或受主杂质的沟道材料的MOSFET晶体管在本文中被称作P型MOS(PMOS)晶体管，因为充当用于PMOS晶体管的沟道材料的活性材料包含P型半导体材料。
如本文中所使用，术语“熔丝”是指在默认状态具有第一电阻并且在熔断状态具有不同于第一电阻的第二电阻的装置。在一些实施例中，第一电阻(默认状态)可低于第二电阻(熔断状态)。在一些实施例中，第一电阻(默认状态)可高于第二电阻(熔断状态)，例如反熔丝(反熔丝在本文有时仅称为“熔丝”)。熔丝的一个非限制性实例是MOSFET电容器(MOSCap)，其在其默认状态中具有相对高电阻(例如，约几千欧(kΩ)到几十kΩ)且在其熔断状态中具有较低电阻(例如，约几千兆欧(GΩ))。熔丝的不同状态可电学设定(例如，通过将例如熔丝熔断电压电位等适当电信号提供到熔丝)。以此方式电学设定熔丝的状态(例如，熔断熔丝或保持熔丝未熔断)在本文中可被称为“写入操作”，其为存取熔丝的一种方式。并且，熔丝的不同状态(默认状态、熔断状态)是电学可测量的，原因在于不同状态之间的电阻的差，其可通过施加电信号(例如，电压电位偏置、电流偏置)且测量熔丝对电信号的响应而测得。以此方式测量熔丝的状态(例如，熔断或未熔断)在本文中可被称为“读取操作”，其为存取熔丝的另一方式。锁存电路可用以测量且主动地存储响应于施加到熔丝的读取电位的响应信号。因此，熔丝可用以通过将不同逻辑电平(例如，“1”和“0”)关联到熔丝的不同状态(例如，默认和熔断)而永久地存储信息位。熔丝的阵列或排组可用以永久地存储多个信息位。
例如动态随机存取存储器(DRAM)装置等存储器装置可使用熔丝排组来存储与其操作相关的位。作为一个实例，熔丝排组可用以存储(但不限于)指示存储器装置的输入缓冲器的偏移的信息。作为另一实例，熔丝排组可用以存储需要修复的存储器单元的地址。
如本文所使用，术语“半导体衬底”指代包含半导体材料的材料或表面，其上或其内可形成例如MOSFET和熔丝等半导体装置。举例来说，半导体衬底可包含半导体材料(例如，本征半导体材料)的晶片的全部或一部分。作为另一实例，半导体衬底可包含绝缘体上半导体衬底，例如绝缘体上硅(SOI)衬底(例如，玻璃上硅衬底、蓝宝石上硅衬底)。
本文公开的是具有三维熔丝架构的半导体装置(例如，存储器装置)。举例来说，本文公开的一些实施例包含半导体装置，其包含半导体衬底、熔丝阵列，以及经配置以存取熔丝阵列的熔丝的熔丝电路，其中所述熔丝电路安置于熔丝阵列与半导体衬底之间。作为另一实例，本文公开的一些实施例包含半导体装置，其包含半导体衬底、熔丝阵列，以及经配置以存取熔丝阵列的熔丝的熔丝电路，其中熔丝阵列安置于半导体衬底与熔丝电路之间。如本文所使用，术语“存取”和“控制”当参考熔丝或熔丝阵列使用时，指代对熔丝或熔丝阵列执行的读取和/或写入操作。熔丝电路可包含用以对熔丝写入位、从熔丝读取位、锁存读取的位、比较地址或其组合的电路。
本文公开的三维熔丝架构可防止或减少与在半导体衬底上或中的共同二维结构内包含熔丝阵列和经配置以存取熔丝阵列的熔丝电路两者相关联的复杂性。举例来说，本文公开的三维熔丝架构可使与二维熔丝架构一起使用的复杂熔丝广播和负载方案变为不必要的。因此，不仅本文公开的三维熔丝架构由于重叠的熔丝阵列和熔丝电路而覆盖比二维熔丝架构减少的半导体衬底的面积或“占据面积”，本文公开的三维熔丝架构由于比二维熔丝架构中使用的熔丝电路复杂性更小而甚至进一步减少半导体衬底的面积。
并且，本文公开的三维熔丝架构可使得能够使用熔丝电路中的相对简单的锁存器来锁存从熔丝读取的数据位。作为特定非限制性实例，例如静态随机存取存储器(SRAM)锁存器或D型触发器锁存器等相对简单的锁存器可与较复杂的双互锁存储单元(DICE)锁存器对比使用，DICE锁存器可以用于比本文公开的三维熔丝架构更容易发生软错误的二维架构中。例如SRAM锁存器等较简单的锁存器可在半导体衬底上占用比DICE锁存器少的面积，这使得本文公开的三维熔丝架构能够节省宝贵的面积。虽然SRAM锁存器与DICE锁存器相比可能更容易发生软错误，但本文公开的三维熔丝架构比二维熔丝架构更不容易发生软错误，且因此可使用SRAM锁存器实施而无软错误的不合理风险。
在一些实施例中，一种设备包含半导体衬底、半导体衬底上或中的熔丝阵列，以及半导体衬底上或中的熔丝电路。熔丝阵列包含两个或更多个熔丝单元。熔丝电路经配置以存取熔丝单元。熔丝电路从熔丝阵列偏移以使得熔丝电路安置于半导体衬底与熔丝阵列之间，或熔丝阵列安置于半导体衬底与熔丝电路之间。
在一些实施例中，一种从熔丝阵列的熔丝单元读取信息位的方法包含以安置于半导体衬底与熔丝阵列之间的熔丝电路将对应于熔丝单元的位线预充电到预充电电压电位。所述方法还包含以熔丝电路将互补电压电位提供到熔丝单元，所述互补电压电位与预充电电压电位互补。所述方法还包含以熔丝电路将熔丝单元电连接到经预充电的位线。所述方法还包含在将熔丝单元电连接到经预充电的位线后的预定时间周期以熔丝电路将位线电压电位与参考电压电位进行比较。所述方法还包含响应于位线电压电位与参考电压电位的比较而向熔丝电路的锁存电路提供指示来自熔丝单元的信息位的熔丝数据信号。
在一些实施例中，一种使熔丝阵列的熔丝单元熔断的方法包含以安置于半导体衬底与熔丝阵列之间的熔丝电路将编程电压电位提供到熔丝单元。所述方法还包含以熔丝电路断言字线存取晶体管的栅极端子处的字线信号以将对应于熔丝单元的位线电连接到熔丝单元。所述方法还包含以熔丝电路断言熔丝单元选择晶体管的栅极端子处的选择电压电位以将位线电连接到电力供应低电压电位节点。
在一些实施例中，一种计算系统包含熔丝装置，其包含半导体衬底、半导体衬底上或中的熔丝阵列，和熔丝电路。熔丝阵列包含熔丝单元。熔丝电路经配置以存取熔丝单元。熔丝电路安置于半导体衬底与熔丝阵列之间。
图1是根据一些实施例的熔丝装置100的一部分的等效电路示意性图示。熔丝装置100包含熔丝单元102，其包含彼此并联电连接的一或多个熔丝104a、...、104b。虽然本文详细论述包含两个熔丝的熔丝单元的若干实例，但在本公开的范围内预期所有这些实施例可使用包含任何数目的熔丝(例如，每熔丝单元一个单熔丝、两个熔丝、三个熔丝、四个熔丝、五个熔丝、十个熔丝、十五个熔丝或任何数目的熔丝)熔丝单元实施。图1还示出与熔丝104a、...、104b串联电连接的接触电阻106a、...、106b。熔丝装置100还包含对应于熔丝单元102的字线112和位线114。熔丝装置100还包含电连接于熔丝单元102与位线114之间的字线存取晶体管108(例如，MOSFET)，以及电连接于位线114与电力供应低电压电位节点VSS之间的熔丝单元选择晶体管110(例如，MOSFET)。字线112电连接到字线存取晶体管108的栅极端子以控制熔丝单元102通过字线存取晶体管108到位线114的电连接。并且，提供到熔丝单元选择晶体管110的栅极端子的选择电压电位VSEL经配置以控制位线114到电力供应低电压电位节点VSS的电连接。
熔丝104a、...、104b可包含反熔丝，例如MOSFET电容器(MOScaps)。个别地处于未熔断状态的熔丝104a、...、104b中的每一个的电阻可大体上为约一GΩ。处于熔断状态的熔丝104a、...、104b中的每一个的电阻可大体上为约一kΩ到几十kΩ。举例来说，假定处于熔断状态的10kΩ电阻和处于未熔断状态的1GΩ电阻，那么处于未熔断状态的电阻是处于熔断状态的电阻的100,000倍。
接触电阻106a、...、106b表示由于将所述一或多个熔丝104a、...、104b电连接到字线存取晶体管108的电触点带来的电阻。在图1的实施例中，熔丝单元102中的熔丝104a、...、104b中的每一个电连接到同一字线存取晶体管108。因此，字线存取晶体管108的栅极端子处的字线信号VWL的断言将通过接触电阻106a、...、106b和字线存取晶体管108将熔丝单元102的所述一或多个熔丝104a、...、104b中的每一个电连接到位线114。在其中所述一或多个熔丝104a、...、104b中的每一个具有其自身的字线存取晶体管108(未图示)的实施例中，所述一或多个熔丝104a、...、104b中的每一个可个别地响应于字线信号(例如，VWLa、VWLb，未图示)电连接到位线114。如果熔丝单元选择晶体管110的栅极端子处的选择信号VSEL经断言(在其中一个字线存取晶体管108用以存取所述一或多个熔丝104a、...、104b中的每一个的实施例中)同时字线信号VWL经断言，那么熔丝单元102的所述一或多个熔丝104a、...、104b中的每一个将电连接到电力供应低电压电位节点VSS。并且，可将位线电压电位VBL驱动到电力供应低电压电位VSS，因为位线114通过熔丝单元选择晶体管110电连接到电力供应低电压电位节点VSS。
在写入操作中，如果期望熔断熔丝104a、...、104b，那么可将编程电压电位Vprog施加于熔丝单元102(即，施加于所述一或多个熔丝104a、...、104b中的每一个)。借助于非限制性实例，编程电压电位Vprog可大体上比施加于电力供应低电压电位节点VSS的电力供应低电压电位VSS高五伏(5V)。标识符“VSS”在本文可以可互换地使用以指代电力供应低电压电位节点VSS和电力供应低电压电位VSS，且所属领域的技术人员基于其使用的上下文将明了两者之间的区别。字线存取晶体管108和熔丝单元选择晶体管110的栅极端子可经断言以通过熔丝单元选择晶体管110和字线存取晶体管108将熔丝104a、...、104b电连接到电力供应低电压电位节点VSS。借助于非限制性实例，字线信号VWL可经设定为大体上比VSS高2.5V，且选择电压电位VSEL可大体上经设定为电力供应高电压电位VDD。因此，跨越熔丝单元102的电压电位可大体上为编程电压电位与电力供应低电压电位VSS之间的差(例如，大体上5V)，其应当足以熔断熔丝单元102的所述一或多个熔丝104a、...、104b中的每一个。
响应于写入操作，熔丝104a、...、104b中的每一个的电阻将从未熔断电阻(例如，大体上1GΩ)减少到熔断电阻(例如，大体上10kΩ)。因此，熔丝单元102的电阻将从未熔断电阻的并联组合(例如，500MΩ，其中熔丝104a、...、104b的数目是两个)减少到熔断电阻的并联组合(例如，5kΩ，其中熔丝104a、...、104b的数目是两个)。即使在熔丝104a、...、104b中的一个未能熔断的情况下，熔丝单元102的电阻仍将减少实质量，只要熔丝104a、...、104b中的至少一个成功地熔断即可。即使熔丝104a、...、104b中的一个或多个的熔断失败发生，只要熔丝104a、...、104b中的至少一个熔断，跨越熔丝单元102的总电阻就将低到足以对应于熔丝单元102的熔断状态，原因在于熔丝104a、...、104b的熔断状态与未熔断状态之间的较大电阻差。因此，熔断熔丝单元102的写入操作的可靠性针对具有多个熔丝104a、...、104b的熔丝单元102比针对具有仅单个熔丝的熔丝单元可显著更好，因为即使熔丝104a、...、104b中除一个以外其余所有未能熔断，熔丝单元102也被登记为熔断。
如先前所提及，可为熔丝104a、...、104b中的每一个提供类似于字线存取晶体管108的字线存取晶体管以个别地控制对熔丝104a、...、104b(未图示)中的每一个的存取(例如，用于一或多个熔丝104a、...、104b中的每一个的一个字线存取晶体管)。在此类实施例中，在写入操作期间成功地熔断熔丝104a、...、104b中的每一个的机会相对于其中针对所述一或多个熔丝104a、...、104b的全部使用单个字线存取晶体管108的实施例可以增加。这是因为如果所述一或多个熔丝104a、...、104b中的一个具有比所述一或多个熔丝104a、...、104b中的其它熔丝高的电阻，那么具有较高电阻的熔丝在写入操作期间可能未熔断，因为具有较低电阻的熔丝可从具有较高电阻的熔丝汲取熔断电流。一旦熔丝104a、...、104b中的一或多个熔断而无较高电阻熔丝熔断，那么可能难以熔断所述一或多个熔丝104a、...、104b中的剩余较高电阻熔丝，因为可能难以跨越较高电阻熔丝和与其并联电连接的熔断熔丝施加相同电压电位偏置。因此，为所述一或多个熔丝104a、...、104b中的每一个使用单独字线存取晶体管可增加在写入操作期间成功地熔断所述一或多个熔丝104a、...、104b中的大量熔丝的机会。
图2是根据一些实施例的图1的熔丝装置100的部分的另一示意性图示。图2所示的熔丝装置100示出图1的熔丝单元102、字线存取晶体管108、字线112和字线存取晶体管108。然而，图2示出熔丝单元102的一或多个熔丝202a、...、202b，其中的每一个包含熔丝104a、...、104b中的一个与其对应接触电阻106a、...、106b中的一个的串联组合。因此，熔丝202a、...、202b中的每一个的电阻是熔丝104a、...、104b中的对应一个与其对应接触电阻106a、...、106b中的一个的总和。
应注意图2不说明图1的熔丝单元选择晶体管110。一旦熔丝装置100的写入操作已执行，选择信号VSEL就可解除断言以电隔离位线114与电力供应低电压电位节点VSS。因此，图2可说明在写入操作后(例如，在读取操作期间)的熔丝装置100，此时位线114与电力供应低电压电位节点VSS电隔离。
在读取操作期间，字线信号VWL可设定为大体上比电力供应低电压电位VSS高2.5V以将位线114电连接到熔丝单元102，所述位线可经预充电到预充电电压电位(例如，位线电压电位VBL经预充电到预充电电压电位)。并且，可设定为电力供应低电压电位VSS的信号VSL可提供到熔丝单元102。为了确定熔丝单元102是否已熔断或未熔断，可观察位线114处的电压电位以确定位线114处的电压电位朝向电力供应低电压电位VSS放电有多快。由于放电时间随着电阻增加(例如，时间常数τ与熔丝单元102的电阻成比例)，因此熔丝单元102未熔断的情况与熔丝单元102熔断的情况相比，位线114处的电压电位可更缓慢地放电。因此，可通过在字线信号VWL的断言以将熔丝单元102电连接到位线114而开始位线114的电压电位的放电后的预定量的时间测量位线114的电压电位来确定熔丝单元102的熔断或未熔断状态。如果测得的位线114的电压电位高于在字线信号VWL的断言后的预定时间周期的预定阈值电压电位，那么可确定熔丝单元102未熔断(位线114的相对较慢放电)。另一方面，如果位线114的电压电位低于在字线信号VWL的断言后的预定时间周期的预定阈值电压电位，那么可确定熔丝单元102熔断(位线114的相对较快放电)。
为了省电，可允许熔丝单元102处的信号VSL在备用模式期间电学浮动。借助于非限制性实例，熔丝装置100可在备用模式中操作，除非熔丝单元102正被存取(例如，正执行写入操作或读取操作)。
图3A是根据一些实施例的熔丝阵列302的平面图。熔丝阵列302包含字线(偶数字线316、奇数字线318)和位线(偶数位线314、奇数位线312)。借助于非限制性实例，熔丝阵列302包含字线对310，其包含偶数字线316中的一个和奇数字线318中的一个。熔丝阵列302还包含对应于字线与位线之间的相交点的熔丝(例如，类似于熔丝202a、...、202b)。字线电连接到子字线解码器电路(SWD电路304)和字线存取晶体管(例如，图1和图2的字线存取晶体管108)的栅极。位线电连接到感测放大器电路306和字线存取晶体管。SWD电路304经配置以驱动字线存取晶体管的栅极端子处的字线信号(例如，图1和图2的VWL)以将位线选择性地电连接到包含一或多个熔丝的熔丝单元。借助于非限制性实例，SWD电路304可经配置以在熔丝单元的写入操作或读取操作期间将字线信号VWL驱动到逻辑电平高(假定对应字线存取晶体管是NMOS晶体管)。感测放大器电路306经配置以在读取操作期间将来自位线上的熔丝单元的电压电位与参考电压电位进行比较以确定在位线上所感测的电压电位是否对应于熔断或未熔断熔丝单元。感测放大器电路306的单末感测放大器可从熔丝阵列302读取数据且将输出提供到对应于读取熔丝单元的锁存器(例如，图3B的偶数锁存器322和奇数锁存器324)。
在图3A中，使用虚线示出感测放大器电路306和SWD电路304以指示感测放大器电路306和SWD电路304相对于熔丝阵列302安置于其上或中的半导体衬底(未图示)从熔丝阵列302竖直地偏移。借助于非限制性实例，感测放大器电路306和SWD电路304可安置于熔丝电路320(图3B)中在半导体衬底与熔丝阵列302之间。图3B示出熔丝电路320的额外细节。
图3B是根据一些实施例的熔丝电路320的一部分的平面图。熔丝电路320包含对应于包含在图3A的熔丝阵列302的字线与位线之间的相交点处的熔丝中的一或多个的熔丝单元的锁存器(例如，偶数锁存器322、奇数锁存器324)。一起参看图3A和图3B，偶数锁存器322电连接到偶数位线314且奇数锁存器324电连接到奇数位线312。
在一些实施例中，锁存器中的每一个可对应于各自包含多个熔丝的单独熔丝单元。在图3A和图3B中说明的实施例中，每一锁存器可对应于两个熔丝单元，一个对应于偶数位线314中的一个且一个对应于奇数位线312中的一个。字线的每一断言(例如，致使例如字线存取晶体管108等字线存取晶体管将熔丝电连接到位线)可在偶数位线314中的一个上读取一半熔丝数据且在奇数位线312中的一个上读取一半熔丝数据。来自偶数位线314的数据可经锁存于偶数锁存器322处。来自奇数位线312的数据可经锁存于奇数锁存器324处。借助于非限制性实例，偶数字线326可经断言以致使偶数锁存器322和奇数锁存器324锁存来自其对应熔丝单元的数据。
如先前所提及，熔丝电路320和熔丝阵列302可相对于半导体衬底从彼此偏移。借助于非限制性实例，熔丝电路320可安置于半导体衬底与熔丝阵列302之间。还借助于非限制性实例，熔丝阵列302可安置于半导体衬底与熔丝电路320之间。
熔丝阵列302的熔丝的位置可与其对应锁存器322、324的位置重叠(例如，熔丝和其对应锁存器的XY坐标可匹配)。在其中熔丝电路320安置于半导体衬底与熔丝阵列302之间的实施例中，熔丝阵列302的熔丝中的每一个可定位于其对应的锁存器322、324中的一个上方。因此，用于熔丝和锁存器的选择信号可共享。
图4是根据一些实施例的布置于折叠位线架构中的熔丝阵列400的平面图。熔丝阵列400包含熔丝420、奇数字线410、偶数字线412、偶数位线414和奇数位线416。图4还以虚线说明奇数字线SWD 402、偶数字线SWD 404、偶数位线感测放大器406、奇数位线感测放大器408、锁存器418a和锁存器418b，它们可以是熔丝电路(例如，在以点线示出的半导体衬底422与熔丝阵列400之间)的部分。熔丝420中的每一个可类似于图2的熔丝202a、...、202b。
锁存器418a对应于包含并联电连接的熔丝420a和熔丝420b的熔丝单元，所述熔丝类似于图2中示出的熔丝202a、...、202b。熔丝420a和熔丝420b经由字线存取晶体管(未图示，但类似于图1和图2的字线存取晶体管108)电连接到偶数位线414中的同一个，所述字线存取晶体管受偶数字线412中的一个(在接近图4的偶数位线感测放大器406的远左边的一个)控制。因此，响应于偶数字线412中对应于熔丝420a和熔丝420b的所述一个的断言，熔丝420a和熔丝420b电连接到偶数位线414中的同一个。因此，熔丝420a和熔丝420b可作为单个熔丝单元(例如，图1和图2的熔丝单元102)并联存取(例如，对其写入、从其读取)。因此，即使熔丝420a或熔丝420b中的任一个在写入操作期间未成功地熔断，包含熔丝420a和熔丝420b的熔丝单元也仍将由偶数位线感测放大器406测得为熔断，因为熔丝420a和熔丝420b的电阻的并联组合仍将充分小而对应于熔断的熔丝单元。锁存器418a可锁存由偶数位线感测放大器406从包含熔丝420a和熔丝420b的熔丝单元读取的数据。
类似地，锁存器418b对应于包含并联电连接的熔丝420c和熔丝420d的熔丝单元。熔丝420c和熔丝420d经由字线存取晶体管(未图示)电连接到奇数位线416中的同一个，所述字线存取晶体管受奇数字线410中的一个(在接近图4的奇数位线感测放大器408的远右边的一个)控制。因此，响应于奇数字线410中对应于熔丝420c和熔丝420d的所述一个的断言，熔丝420c和熔丝420d电连接到奇数位线416中的同一个。因此，熔丝420c和熔丝420d可作为单个熔丝单元并联存取(例如，对其写入、从其读取)。因此，即使熔丝420c或熔丝420d中的任一个在写入操作期间未成功地熔断，包含熔丝420c和熔丝420d的熔丝单元也仍将由奇数位线感测放大器408测得为熔断，因为熔丝420c和熔丝420d的电阻的并联组合仍将充分小而对应于熔断的熔丝单元。锁存器418b可锁存由奇数位线感测放大器408从包含熔丝420c和熔丝420d的熔丝单元读取的数据。
在一些实施例中，熔丝阵列400可根据两晶体管两电容器(2T-2C)布置来配置，如所属领域的技术人员将明了。
在一些实施例中，熔丝阵列400可以每熔丝单元一个熔丝的布置来配置。在此类实施例中，熔丝单元420中的每一个可使其自身的字线存取晶体管将其连接到其位线414、416中的相应一个。并且，在此类实施例中，熔丝单元420中的每一个可具有其自身的与其相关联的锁存器。
图5是锁存电路506的框图，其为图3B的偶数锁存器322和奇数锁存器324或图4的锁存器418a和锁存器418b的实例。锁存电路506包含经配置以锁存从对应于锁存电路506的熔丝单元读取的信息位的锁存器502。由于锁存电路506用于根据本文公开的各种实施例的三维熔丝阵列架构，因此锁存器502可包含与例如DICE锁存器等更大、更复杂的锁存器相比相对简单的锁存器，例如SRAM锁存器或D型触发器。锁存器502的相对简单可释放足够芯片面积以用于除待包含于锁存电路506中的锁存器502以外的额外电路。举例来说，锁存电路506包含可用于地址比较的XOR电路504。因此，在别处用于XOR电路504的芯片面积可用于其它电路，从而减少被包含锁存电路506的熔丝装置(例如，熔丝装置100)覆盖的总面积。
图6是根据一些实施例的熔丝装置600的示意性图示。熔丝装置600包含半导体衬底606、半导体衬底606上或中的熔丝电路604，和半导体衬底606上或中的熔丝阵列602。熔丝电路604安置于半导体衬底606与熔丝阵列602之间。
熔丝阵列602包含单元板616、电连接到单元板616的熔丝614(例如，熔丝614a、熔丝614b、熔丝614c、熔丝614d)、位线608，以及电连接于熔丝614与位线608之间的字线存取晶体管612(例如，字线存取晶体管612a和字线存取晶体管612b)。字线存取晶体管612a电连接于位线608与熔丝614a和熔丝614c之间。字线存取晶体管612b电连接于位线608与熔丝614b和熔丝614d之间。字线存取晶体管612的栅极端子(未图示)电连接到字线610。举例来说，字线存取晶体管612a的栅极电连接到字线610a。并且，字线存取晶体管612b的栅极电连接到字线610b。
由于熔丝614a和熔丝614c电连接到同一字线存取晶体管612a，因此熔丝614a和熔丝614c可以是同一熔丝单元(例如，图1的熔丝单元102)的部分。并且，由于熔丝614b和熔丝614d电连接到同一字线存取晶体管612b，因此熔丝614b和熔丝614d可以是同一熔丝单元的部分。因此，图6中示出各自包含两个熔丝614的两个熔丝单元。
熔丝614可能已先前被写入，类似于上文参考图1所论述的写入操作。借助于非限制性实例，熔丝614a和熔丝614c可能已在前一写入操作中熔断，且熔丝614b和熔丝614d可能已保持未熔断。因此，包含熔丝614a和熔丝614b的熔丝单元的电阻可相对低(例如，10kΩ//10kΩ＝5kΩ)，且包含熔丝614b和熔丝614d的熔丝单元的电阻可相对高(例如，1GΩ//1GΩ＝500MΩ)。
熔丝电路604包含电连接于电力供应电压电位节点VDD与位线608之间的位线预充电晶体管618。位线预充电晶体管618的栅极经配置以接收预充电控制信号VPRE。位线预充电晶体管618经配置以响应于预充电控制信号VPRE的断言将位线608选择性地电连接到电力供应高电压电位节点VDD，以将位线608的位线电压电位VBL预充电到电力供应高电压电位VDD。术语VDD在本文中用以指电力供应高电压电位VDD和电力供应高电压电位节点VDD，且从其使用的上下文将清楚区别。
熔丝电路604还包含感测放大器800，其经配置以将位线电压电位VBL与参考电压电位VREF进行比较以读取存储到熔丝单元(例如，与熔丝614a和熔丝614c相关联的熔丝单元，与熔丝614b和熔丝614d相关联的熔丝单元)的位。借助于非限制性实例，感测放大器800可经配置以输出熔丝数据信号FUSE DATA，其经配置以指示位线电压电位VBL是否高于参考电压电位VREF(例如，对应于数字“1”)或低于参考电压电位VREF(例如，对应于数字“0”)。感测放大器800可响应于读取熔丝控制信号RDFZ而被激活或去活。借助于非限制性实例，感测放大器800可包含互补金属氧化物半导体(CMOS)比较器。图8中示出感测放大器800的实例。
熔丝电路604还包含对应于包含熔丝614a和熔丝614c的熔丝单元的熔丝锁存器620。熔丝电路604经配置以响应于读取包含熔丝614a和熔丝614c的熔丝单元而接收由感测放大器800输出的熔丝数据信号FUSE DATA，且锁存由熔丝数据信号FUSE DATA指示的位。因此，当稍后需要由熔丝单元存储的位时，可通过存取熔丝锁存器620获得所述位，因为所述位经锁存到熔丝锁存器620。
熔丝锁存器620可类似于图5的锁存电路506。借助于非限制性实例，熔丝锁存器620可包含SRAM锁存器。还借助于非限制性实例，熔丝锁存器620可包含D型触发器。由于熔丝装置600的三维熔丝架构，熔丝锁存器620可比DICE锁存器更简单和/或更小，这如上文所论述与使用二维熔丝架构的熔丝装置相比减少了由熔丝装置600使用的芯片面积。
在包含熔丝614a和熔丝614c的熔丝单元的读取操作中，位线608可经预充电到电力供应高电压电位VDD。举例来说，预充电控制信号VPRE的断言可致使位线预充电晶体管618将位线608电连接到电力供应高电压电位节点VDD。预充电控制信号可经解除断言以在一旦位线电压电位VBL经预充电到电力供应高电压电位VDD时就将位线608与电力供应高电压电位节点电隔离。电力供应低电压电位VSS提供到单元板616。一旦位线电压电位VBL经预充电到电力供应高电压电位VDD且电力供应低电压电位VSS提供到单元板616，字线610a上的字线信号VWL就经断言，从而将熔丝614a和熔丝614c电连接到位线608。由于熔丝614a和熔丝614c已经熔断，因此包含熔丝614a和熔丝614c的熔丝单元的电阻相对低。因此，与熔丝单元的电阻相对高(即，处于未熔断状态)的情况相比，位线608上的位线电压电位VBL相对快速地放电。
在字线信号VWL的断言后的预定时间周期，读取熔丝信号RDFZ经断言以激活感测放大器800。所述预定时间周期被选择为足以用于熔断的熔丝单元将位线电压电位VBL放电到低于参考电压电位VREF，但不足以用于未熔断的熔丝单元将位线电压电位VBL放电到低于参考电压电位VREF。由于在此情况下包含熔丝614a和熔丝614c的熔丝单元已熔断，因此当读取熔丝信号RDFZ经断言时，位线信号VBL可能已放电到小于参考电压电位VREF。因此，感测放大器800可以对应于由包含熔丝614a和熔丝614c的熔丝单元存储的“0”位的逻辑电平低电压电位输出熔丝数据信号FUSE DATA。感测放大器800可将熔丝数据信号FUSE DATA提供到熔丝锁存器620，且熔丝锁存器620可锁存“0”位以便后续使用。
应注意虽然熔丝电路604在图6中示出处于熔丝阵列602与半导体衬底606之间，但在一些实施例中在不脱离本公开的范围的情况下，熔丝阵列602可实际上安置于熔丝电路604与半导体衬底606之间。
图7是在图6的熔丝装置600的读取操作期间的位线电压电位的标绘图700。标绘图700包含随时间标绘的未熔断位线电压电位702和熔断位线电压电位704。一起参看图6和图7，未熔断位线电压电位702对应于位线608上的响应于其中包含熔丝614a和熔丝614b的熔丝单元未熔断的读取操作的位线电压电位VBL。熔断位线电压电位704对应于位线608上的响应于其中包含熔丝614a和熔丝614b的熔丝单元熔断的读取操作的位线电压电位VBL。如图7中说明，由于未熔断熔丝单元与熔断熔丝单元相比的较高电阻，未熔断位线电压电位702比熔断位线电压电位704更缓慢地放电。
标绘图700还示出第一阈值电压电位710和第二阈值电压电位712，它们对应于提供到感测放大器800的参考电压电位VREF的不同电平。在一些实施例中，参考电压电位VREF可为电可控的。借助于非限制性实例，参考电压电位VREF可设定为对应于电力供应高电压电位VDD的大体上1/2倍的第一阈值电压电位710，或对应于电力供应高电压电位VDD的大体上2/3倍的第二阈值电压电位712。在一些实施例中，参考电压电位VREF可响应于熔断位线电压电位704的相对快速放电而设定为相对低(例如，第一阈值电压电位710)。在一些实施例中，参考电压电位VREF可响应于熔断位线电压电位704的相对缓慢放电而设定为相对高(例如，第二阈值电压电位712)。将参考电压电位VREF设定为相对高(例如，第二阈值电压电位712)提供了其中熔断位线电压电位704下降到低于参考电压电位VREF的时间点与读取熔丝时间tRDFZ之间的较大时间裕量。此较大时间裕量使熔断位线电压电位704能够进一步放电到比较小参考电压电位VREF低参考电压电位VREF。在熔丝614a和熔丝614c中的一个未能正确地熔断的情况下，在此情况下熔断位线电压电位704可相对缓慢地放电，较大参考电压电位VREF可减少在读取熔丝时间tRDFZ之前熔断位线电压电位704未下降到低于参考电压电位VREF的风险。读取熔丝时间tRDFZ的时序也可为可调整的以提供足够裕量(例如，时间和电压裕量)以避免读取熔丝单元时的错误，如将参考图8更详细论述。
在未熔断熔丝单元的情况下，在预充电时间周期706期间未熔断位线电压电位702已经预充电到VDD(例如，响应于位线预充电控制信号VPRE的断言)。然而，在字线断言时间tWL，对应于熔丝单元的字线信号VWL经断言，从而通过熔丝单元(即，通过熔丝614a和熔丝614b)将位线608电连接到单元板616。在熔断位线电压电位704通过未熔断熔丝单元的相对高电阻放电时，未熔断位线电压电位702缓慢地减小。在读取熔丝时间tRDFZ，读取熔丝信号RDFZ经断言，且感测放大器800将未熔断位线电压电位702与参考电压电位VREF(例如，第一阈值电压电位710，第二阈值电压电位712)进行比较。由于未熔断位线电压电位702大于tRDFZ处的参考电压电位VREF，因此感测放大器800可以逻辑电平高电压电位输出熔丝数据信号FUSE DATA，其由熔丝锁存器620锁存
在未熔断熔丝单元的情况下，在预充电时间周期706期间，熔断位线电压电位704已经预充电到VDD。然而，在字线断言时间tWL，对应于熔丝单元的字线信号VWL经断言，从而通过熔丝单元(即，通过熔丝614a和熔丝614c)将位线608电连接到单元板616。在预充电时间周期706通过熔断熔丝单元的相对低电阻放电时，熔断位线电压电位704相对快速地减小。在读取熔丝时间tRDFZ，读取熔丝信号RDFZ经断言，且感测放大器800将熔断位线电压电位704与参考电压电位VREF(例如，第一阈值电压电位710，第二阈值电压电位712)进行比较。由于熔断位线电压电位704小于tRDFZ处的参考电压电位VREF，因此感测放大器800可以逻辑电平低电压电位输出熔丝数据信号FUSE DATA，其由熔丝锁存器620锁存。
图8是图6的感测放大器800的实例的示意性图示。一起参看图6和图8，感测放大器800包含激活输入818、位线608、参考输入822和感测放大器输出820。激活输入818经配置以接收读取熔丝信号RDFZ。位线608经配置以向感测放大器800提供位线电压电位VBL。参考输入822经配置以接收参考电压电位VREF。感测放大器输出820经配置以向熔丝锁存器620提供熔丝数据信号FUSE DATA。
感测放大器800包含上拉晶体管804、上拉晶体管806、下拉晶体管808和下拉晶体管810，它们被布置成CMOS放大器824，所述CMOS放大器经配置以相对于在参考输入822处提供的参考电压电位VREF放大提供于位线608上的位线电压电位VBL。因此，感测放大器800可作为CMOS比较器操作，其在熔丝单元熔断的情况下将感测放大器输出820处的熔丝数据信号FUSE DATA双态切换到数字电平“0”，但在熔丝单元未熔断的情况下将熔丝数据信号FUSEDATA保持在数字电平“1”。
电力供应电压电位(电力供应低电压电位VSS和电力供应高电压电位VDD)可响应于在激活输入818处接收的读取熔丝信号RDFZ的断言而选择性地提供到CMOS放大器824。向CMOS放大器824提供电力可激活CMOS放大器824，且通过扩展而激活感测放大器800。具体地，感测放大器800包含延迟元件814、激活反相器816、PMOS激活晶体管812和NMOS激活晶体管802。当读取熔丝信号RDFZ经断言以激活感测放大器800时，延迟元件814可在读取熔丝信号RDFZ的断言后延迟感测放大器800的激活达预定时间段。经延迟读取熔丝信号RDFZ可随后致使NMOS激活晶体管802和PMOS激活晶体管812导通。举例来说，经延迟读取熔丝信号RDFZ可应用于NMOS激活晶体管802的栅极端子，从而致使NMOS激活晶体管802将CMOS放大器824电连接到电力供应电压电位节点VSS。并且，经延迟读取熔丝信号RDFZ可应用于激活反相器816，其将经延迟读取熔丝信号RDFZ反转且将经反转读取熔丝信号RDFZ提供到PMOS激活晶体管812的栅极端子，其可致使PMOS激活晶体管812将CMOS放大器824电连接到电力供应高电压电位节点VDD。
构建到延迟元件814中的延迟量可经选择以将读取熔丝时间tRDFZ(图7)设定为适当时间以允许未熔断位线电压电位702(图7)下降到低于参考电压电位VREF。举例来说，相对较长延迟可为熔断位线电压电位704提供更多时间来放电到低于参考电压电位VREF。相对短延迟可为熔断位线电压电位704提供较少时间来放电，但可实现较快读取操作(较少延迟提供较快读取时间)。因此，快速读取操作与熔断位线电压电位704低于参考电压电位VREF的检测的可靠性之间的平衡应当基于熔丝装置600的参数(例如，熔丝单元的电阻)和设计约束(例如，所需的操作速度)来维持。
图9是根据一些实施例的存储器装置900的框图。存储器装置900包含图6的熔丝装置600和控制电路902。控制电路902经配置以控制熔丝装置600。借助于非限制性实例，控制电路902可经由一或多个字线904、一或多个选择线906和一或多个单元板线908电连接到熔丝装置600。熔丝装置600可包含经配置以存储信息位的一或多个熔丝阵列(例如，熔丝阵列602)。
控制电路902可以被配置成在熔丝装置600的熔丝阵列上触发且执行写入操作和读取操作。举例来说，在写入操作期间控制电路902可经由电连接到一或多个单元板(例如，图6的单元板616)的单元板线908将编程电压电位Vprog提供到熔丝装置600。控制电路902可在写入操作期间断言选择线906上的选择电压电位VSEL以将位线(例如，位线114，位线608)电连接到VSS。控制电路902还可在写入操作期间断言字线904上的选择字线信号VWL以存取对应熔丝单元。参考图1论述关于写入操作的更多细节。
在读取操作期间，控制电路902可经由单元板线908将信号VSL(例如，设定为VSS)提供到熔丝装置600的单元板。控制电路902还可经由字线904上的字线信号VWL提供对选择熔丝单元的存取。控制电路902可通过解除断言选择线906上的选择电压电位VSEL而进一步电隔离位线与VSS。控制电路902可进一步通过提供一或多个参考电压电位VREF、一或多个预充电控制信号VPRE和一或多个读取熔丝信号RDFZ而启用读取操作。来自熔丝单元的读取熔丝数据FUSE DATA可经锁存到锁存器(例如，图6的熔丝锁存器620)。熔丝数据FUSE DATA可由熔丝装置600提供到控制电路902(例如，控制电路902可存取经锁存到熔丝锁存器的熔FUSE DATA)。上文参考图2、图6、图7和图8论述关于读取操作的更多细节。
在备用模式期间，控制电路902可经配置以允许单元板线电学浮动以节省电力。
如先前论述，熔丝装置600可包含熔丝阵列602、熔丝电路604和半导体衬底606(图6)。在一些实施例中，熔丝电路604可安置于半导体衬底606与熔丝阵列602之间。在一些实施例中，熔丝阵列602可安置于半导体衬底606与熔丝电路604之间。在一些实施例中，控制电路902可以熔丝电路实施(例如，控制电路902可以熔丝电路604安置于半导体衬底606与熔丝阵列602之间)。
图10是示出根据一些实施例的使熔丝阵列的熔丝单元熔断的方法1000的流程图。在操作1002处，方法1000包含以安置于半导体衬底与熔丝阵列之间的熔丝电路将编程电压电位提供到熔丝单元。在操作1004处，方法1000包含以熔丝电路断言字线存取晶体管的栅极端子处的字线信号以电连接对应于熔丝单元的位线。在一些实施例中，断言字线存取晶体管的栅极端子处的字线信号以将位线电连接到熔丝单元包含将位线电连接到熔丝单元的两个或更多个熔丝，其中熔丝单元的熔丝彼此并联电连接。在操作1006处，方法1000包含以熔丝电路断言熔丝单元选择晶体管的栅极端子处的选择电压电位以将位线电连接到电力供应低电压电位节点。
图11是示出根据一些实施例的从熔丝阵列的熔丝单元读取信息位的方法1100的流程图。在操作1102处，方法1100包含以安置于半导体衬底与熔丝阵列之间的熔丝电路将对应于熔丝单元的位线预充电到预充电电压电位。在操作1104处，方法1100包含以熔丝电路将互补电压电位提供到熔丝单元，所述互补电压电位与预充电电压电位互补。如本文所使用，术语“互补电压电位”指示互补电压电位处于与所述互补电压电位互补的电压电位相反的逻辑电平。举例来说，如果电压电位对应于“1”(例如，逻辑电平高电压电位)，那么互补电压电位可对应于“0”(例如，逻辑电平低电压电位)。在此情况下，预充电电压电位可设定为电力供应高电压电位VDD，其可对应于“1”或逻辑电平高电压电位。因此，与预充电电压电位互补的互补电压电位可以是“0”(例如，逻辑电平低电压电位)，例如电力供应低电压电位VSS。然而，在本公开的范围内预期预充电电压电位可实际上是“0”(例如，VSS)且互补电压电位可以是“1”(例如，VDD)。在一些实施例中，将互补电压电位提供到熔丝单元包含将互补电压电位提供到熔丝单元的两个或更多个熔丝，熔丝单元的熔丝彼此并联电连接。
在操作1106处，方法1100包含以熔丝电路将熔丝单元电连接到经预充电的位线。在操作1108处，方法1100包含在将熔丝单元电连接到经预充电的位线后的预定时间周期以熔丝电路将位线电压电位与参考电压电位比较。在一些实施例中，可调整参考电压电位。在操作1110处，方法1100包含响应于位线电压电位与参考电压电位的比较而向熔丝电路的锁存电路提供指示来自熔丝单元的信息位的熔丝数据信号。在一些实施例中，响应于所述比较提供熔丝数据信号包含延迟经配置以触发所述比较的触发器。
图12是根据一些实施例的计算系统1200的框图。计算系统1200包含电连接到一或多个存储器装置1202、一或多个非易失性数据存储装置1210、一或多个输入装置1206和一或多个输出装置1208的一或多个处理器1204。在一些实施例中，计算系统1200包含个人计算机(PC)，例如桌上型计算机、膝上型计算机、平板计算机、移动计算机(例如，智能电话、个人数字助理(PDA)等)、网络服务器或其它计算机装置。
在一些实施例中，所述一或多个处理器1204可包含中央处理单元(CPU)或其它处理器，其经配置以控制计算系统1200。在一些实施例中，所述一或多个存储器装置1202包含随机存取存储器(RAM)，例如易失性数据存储(例如，动态RAM(DRAM)、静态RAM(SRAM)等)。在一些实施例中，一或多个非易失性数据存储装置1210包含硬盘驱动器、固态驱动器、快闪存储器、可擦除可编程只读存储器(EPROM)、其它非易失性数据存储装置，或其任何组合。在一些实施例中，所述一或多个输入装置1206包含键盘1214、指向装置1218(例如，鼠标、跟踪板等)、麦克风1212、小键盘1216、扫描仪1220、相机1228、其它输入装置，或其任何组合。在一些实施例中，输出装置1208包含电子显示器1222、扬声器1226、打印机1224、其它输出装置或其任何组合。
所述一或多个存储器装置1202可包含图9的存储器装置900。举例来说，存储器装置1202可包含具有根据本文中所公开的实施例的三维熔丝架构的至少一个熔丝装置600(图6)。举例来说，所述一或多个存储器装置1202可包含熔丝装置，其包含半导体衬底、半导体衬底上或中的熔丝阵列以及经配置以存取熔丝阵列的熔丝单元的熔丝电路。熔丝电路安置于半导体衬底与熔丝阵列之间。
所属领域的一般技术人员应了解，本文中所公开的实施例的功能元件(例如，功能、操作、动作、过程和/或方法)可实施于任何适当的硬件、软件、固件或其组合中。图13说明本文中所公开的功能元件的实施方案的非限制性实例。在一些实施例中，本文中所公开的功能元件的一些或所有部分可由专门被配置成用于实施功能元件的硬件执行。
图13是在一些实施例中，可用于实施本文所公开的各种功能、操作、动作、过程和/或方法的电路1300的框图。电路1300包含以可操作方式耦合到一个或多个数据存储装置(在本文中有时被称作“存储装置1304”)的一或多个处理器1302(在本文中有时被称作“处理器1302”)。存储装置1304包含存储于其上的机器可执行代码1306且处理器1302包含逻辑电路1308。机器可执行代码1306包含描述可由逻辑电路1308实施(例如，由其执行)的功能元件的信息。逻辑电路1308适于实施(例如，执行)由机器可执行代码1306描述的功能元件。电路1300当执行由机器可执行代码1306描述的功能元件时应当被视为经配置以用于实行本文公开的功能元件的专用硬件。在一些实施例中，处理器1302可经配置以循序地、同时(例如，在一或多个不同硬件平台上)或以一或多个并行处理流执行由机器可执行代码1306描述的功能元件。
当由处理器1302的逻辑电路1308实施时，机器可执行代码1306经配置以使处理器1302适于执行本文公开的实施例的操作。举例来说，机器可执行代码1306可经配置以使处理器1302适于执行图10的方法1000和/或图11的方法1100的至少一部分或全部。作为另一实例，机器可执行代码1306可经配置以使处理器1302适于执行针对图9的控制电路902论述的操作的至少一部分或全部。作为特定非限制性实例，机器可执行代码1306可经配置以使处理器1302适于提供各种信号(例如，图9的VWL、VSEL、Vprog、VSL、VPRE、VREF、RDFZ、FUSEDATA)到熔丝装置600(图9)，存取存储于熔丝装置600的锁存器中的熔丝数据FUSE DATA的位，本文公开的其它操作，或其组合。
处理器1302可包含通用处理器、专用处理器、中央处理单元(CPU)、微控制器、可编程逻辑控制器(PLC)、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件、其它可编程装置，或被设计成执行本文中所公开的功能的其任何组合。包含处理器的通用计算机被视为专用计算机，而通用计算机被配置成执行对应于与本公开的实施例相关的机器可执行代码1306(例如，软件代码、固件代码、硬件描述)的功能元件。应注意，通用处理器(在本文中也可称作主机处理器或简单地称为主机)可以是微处理器，但在替代方案中，处理器1302可包含任何常规处理器、控制器、微控制器或状态机。处理器1302还可被实施为计算装置的组合，例如，DSP与微处理器的组合、一或多个微处理器、结合DSP核心的一或多个微处理器，或任何其它此类配置。
在一些实施例中，存储装置1304包含易失性数据存储装置(例如，随机存取存储器(RAM))、非易失性数据存储装置(例如，快闪存储器、硬盘驱动器、固态驱动器、可擦除可编程只读存储器(EPROM)等)。在一些实施例中，处理器1302和存储装置1304可实施为单个装置(例如，半导体装置产品、芯片上系统(SOC)等)。在一些实施例中，处理器1302和存储装置1304可实施为单独装置。
在一些实施例中，机器可执行代码1306可包含计算机可读指令(例如，软件代码、固件代码)。借助于非限制性实例，计算机可读指令可由存储装置1304存储，直接由处理器1302存取，且由处理器1302至少使用逻辑电路1308执行。还借助于非限制性实例，计算机可读指令可存储在存储装置1304上，传送到存储器装置(未图示)用于执行，且由处理器1302至少使用逻辑电路1308执行。因此，在一些实施例中，逻辑电路1308包含电学可配置的逻辑电路1308。
在一些实施例中，机器可执行代码1306可描述将实施于逻辑电路1308中以执行功能元件的硬件(例如，电路)。此硬件可描述于从低级晶体管布局到高级描述语言的多种抽象级中的任一个处。在高抽象级处，可使用例如IEEE标准硬件描述语言(HDL)的硬件描述语言(HDL)。借助于非限制性实例，可使用VERILOGTM、SYSTEMVERILOGTM或超大规模集成(VLSI)硬件描述语言(VHDLTM)。
HDL描述可按需要转换成众多其它抽象级中的任一个处的描述。作为非限制性实例，高级描述可转换成逻辑级描述(例如寄存器传送语言(RTL))、门级(GL)描述、布局级描述或掩模级描述。作为非限制性实例，逻辑电路系统1308的硬件逻辑电路(例如，非限制性地，门、正反器、寄存器)将执行的微操作可描述于RTL中并且接着通过合成工具转换成GL描述，且GL描述可通过放置和路由工具转换成与可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其组合的集成电路的物理布局对应的布局级描述。因此，在一些实施例中，机器可执行代码1306可包含HDL、RTL、GL描述、掩模级描述、其它硬件描述或其任何组合。
在其中机器可执行代码1306包含硬件描述(在任何抽象层级)的实施例中，系统(未图示，但包含存储装置1304)可经配置以实施由机器可执行代码1306描述的硬件描述。借助于非限制性实例，处理器1302可包含可编程逻辑装置(例如，FPGA或PLC)且逻辑电路1308可受电控制以将对应于硬件描述的电路实施到逻辑电路1308中。还借助于非限制性实例，逻辑电路1308可包含由制造系统(未图示，但包含存储装置1304)根据机器可执行代码1306的硬件描述制造的硬接线逻辑。
无论机器可执行代码1306是否包含计算机可读指令或硬件描述，逻辑电路1308都适于当实施机器可执行代码1306的功能元件时执行由机器可执行代码1306描述的功能元件。应注意，虽然硬件描述可能不直接描述功能元件，但硬件描述间接描述由所述硬件描述描述的硬件元件能够执行的功能元件。
如本发明中所使用，术语“模块”或“组件”可指代经配置以执行可存储在计算系统的通用硬件(例如，计算机可读媒体、处理装置等)上和/或由其执行的模块或组件和/或软件对象或软件例程的动作的特定硬件实施方案。在一些实施例中，本公开中描述的不同组件、模块、引擎和服务可实施为在计算系统上执行(例如，作为单独线程)的对象或过程。虽然本公开中所述的系统和方法中的一些大体上被描述为在软件中实施(存储在通用硬件上和/或由其执行)，但特定硬件实施方案或软件与特定硬件实施方案的组合也是可能的和预期的。
如本发明中所使用，参考若干元件的术语“组合”可包含所有元件的组合或一些元件的各种不同子组合中的任一种。举例来说，短语“A、B、C、D或其组合”可指代以下任一者：A、B、C或D；A、B、C和D中的每一个的组合；以及A、B、C或D的任何子组合，例如A、B和C；A、B和D；A、C和D；B、C和D；A和B；A和C；A和D；B和C；B和D；或C和D。
本公开中且尤其在所附权利要求书(例如，所附权利要求书的主体)中所使用的术语通常意图为“开放性”术语(例如，术语“包含(including)”应被解译为“包含但不限于”，术语“具有”应被解译为“至少具有”，术语“包含(includes)”应被解译为“包含但不限于”等)。
另外，如果旨在使用特定数目的引入的权利要求叙述，那么将在权利要求中明确地叙述这种意图，且在没有这种叙述的情况下，不存在这种意图。举例来说，为了辅助理解，所附权利要求书可含有介绍性短语“至少一个”及“一或多个”的使用，以便引入权利要求叙述。然而，此类短语的使用不应解释为暗示通过不定冠词“一(a/an)”引入权利要求叙述将含有如此引入的权利要求叙述的任何特定权利要求限于仅含有一个此类叙述的实施例，即使在同一个权利要求包含介绍性短语“一或多个”或“至少一个”和例如“一”的不定冠词时也如此(例如，“一”应被解译为意味“至少一个”或“一或多个”)；这同样适用于使用定冠词来引入权利要求叙述的情况。
此外，即使明确叙述所引入权利要求叙述的特定数目，所属领域的技术人员也将认识到此类叙述应被解释为至少意味着所叙述数字(例如，无其它修饰语的不加渲染的叙述“两种叙述”通常意味着至少两种叙述或两种或更多种叙述)。此外，在使用类似于“A、B和C等等中的至少一个”或“A、B和C等等中的一或多个”的惯例的那些情况下，一般来说，此类结构意图仅包含A、仅包含B、仅包含C、包含A和B、包含A和C、包含B和C或包含A、B和C等等。
另外，应理解，无论在描述、权利要求书还是附图中，呈现两个或更多个替代术语的任何转折性词语或短语涵盖包含所述术语中的一个、所述术语中的任一个或这两个术语的可能性。例如，短语“A或B”应理解为包含“A”或“B”或“A和B”的可能性。
虽然本文已关于某些说明性实施例描述了本公开，但所属领域的技术人员将认识和了解到本公开不限于此。实际上，在不脱离如下文所要求的本发明的范围及其合法等效物的情况下，可对所说明和描述的实施例做出许多添加、删除和修改。另外，来自一个实施例的特征可以与另一个实施例的特征组合，同时仍涵盖在发明人所预期的本发明的范围内。

Claims (23)

1.一种设备，其包括：
半导体衬底；
熔丝阵列，其在所述半导体衬底上或所述半导体衬底中，所述熔丝阵列包含熔丝单元；以及
熔丝电路，其在所述半导体衬底上或所述半导体衬底中，所述熔丝电路经配置以存取所述熔丝单元，所述熔丝电路从所述熔丝阵列偏移以使得：
所述熔丝电路安置于所述半导体衬底与所述熔丝阵列之间；或
所述熔丝阵列安置于所述半导体衬底与所述熔丝电路之间。
2.根据权利要求1所述的设备，其中所述熔丝电路安置于所述熔丝阵列与所述半导体衬底之间。
3.根据权利要求1所述的设备，其中所述熔丝阵列安置于所述熔丝电路与所述半导体衬底之间。
4.根据权利要求1所述的设备，其中所述熔丝电路包含经配置以锁存从所述熔丝单元读取的数据位的锁存器。
5.根据权利要求4所述的设备，其中所述锁存器包括静态随机存取存储器SRAM锁存器。
6.根据权利要求1所述的设备，其中所述熔丝单元中的至少一个熔丝单元包含并联电连接的两个或更多个熔丝元件。
7.根据权利要求6所述的设备，其中所述两个或更多个熔丝元件包含反熔丝元件。
8.根据权利要求6所述的设备，其中所述两个或更多个熔丝元件包含金属氧化物半导体场效应晶体管MOSFET电容器。
9.根据权利要求6所述的设备，其进一步包括电连接到所述两个或更多个熔丝元件以单独地控制对所述两个或更多个熔丝元件的存取的单独字线存取晶体管。
10.根据权利要求1所述的设备，其中所述熔丝电路包含感测放大器，所述感测放大器经配置以响应于参考电压电位与对应于熔丝单元的位线的位线电压电位之间的比较而输出指示从所述熔丝单元读取的信息位的熔丝数据。
11.根据权利要求10所述的设备，其进一步包括经配置以电学修改所述参考电压电位的控制电路。
12.根据权利要求10所述的设备，其中所述感测放大器包含经配置以延迟所述感测放大器的触发以从所述熔丝单元读取所述信息位的延迟元件。
13.根据权利要求1所述的设备，其中所述熔丝阵列的熔丝单元定位于经配置以锁存从所述熔丝单元读取的数据位的锁存器上方。
14.根据权利要求13所述的设备，其中所述熔丝单元和所述锁存器至少部分地响应于共同选择信号而被选择。
15.一种从熔丝阵列的熔丝单元读取信息位的方法，所述方法包括：
以安置于半导体衬底与所述熔丝阵列之间的熔丝电路将对应于所述熔丝单元的位线预充电到预充电电压电位；
以所述熔丝电路将互补电压电位提供到所述熔丝单元，所述互补电压电位与所述预充电电压电位互补；
以所述熔丝电路将所述熔丝单元电连接到所述经预充电的位线；
在将所述熔丝单元电连接到所述经预充电的位线后的预定时间周期以所述熔丝电路将位线电压电位与参考电压电位进行比较；以及
响应于所述位线电压电位与所述参考电压电位的所述比较而向所述熔丝电路的锁存电路提供指示来自所述熔丝单元的所述信息位的熔丝数据信号。
16.根据权利要求15所述的方法，其中将所述互补电压电位提供到所述熔丝单元包括将所述互补电压电位提供到所述熔丝单元的两个或更多个熔丝，所述熔丝单元的所述两个或更多个熔丝彼此并联电连接。
17.根据权利要求15所述的方法，其进一步包括调整所述参考电压电位。
18.根据权利要求15所述的方法，其中响应于所述比较而提供所述熔丝数据信号包括延迟经配置以触发所述比较的触发器。
19.一种使熔丝阵列的熔丝单元熔断的方法，所述方法包括：
以安置于半导体衬底与所述熔丝阵列之间的熔丝电路将编程电压电位提供到所述熔丝单元；
以所述熔丝电路断言字线存取晶体管的栅极端子处的字线信号以将对应于所述熔丝单元的位线电连接到所述熔丝单元；以及
以所述熔丝电路断言熔丝单元选择晶体管的栅极端子处的选择电压电位以将所述位线电连接到电力供应低电压电位节点。
20.根据权利要求19所述的方法，其中断言所述字线存取晶体管的所述栅极端子处的所述字线信号以将所述位线电连接到所述熔丝单元包括将所述位线电连接到所述熔丝单元的两个或更多个熔丝，所述熔丝单元的所述两个或更多个熔丝彼此并联电连接。
21.一种计算系统，其包括：
熔丝装置，其包含：
半导体衬底；
熔丝阵列，其在所述半导体衬底上或所述半导体衬底中，所述熔丝阵列包含熔丝单元；以及
熔丝电路，其经配置以存取所述熔丝单元，所述熔丝电路安置于所述半导体衬底与所述熔丝阵列之间。
22.根据权利要求21所述的计算系统，其进一步包括包含所述熔丝装置的一或多个存储器装置。
23.根据权利要求22所述的计算系统，其进一步包括：
一或多个处理器，其电连接到所述一或多个存储器装置；
一或多个非易失性数据存储装置，其电连接到所述一或多个处理器；
一或多个输入装置，其电连接到所述一或多个处理器；以及
一或多个输出装置，其电连接到所述一或多个处理器。
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