CN114373425A - 驱动电路、显示面板和驱动方法 - Google Patents

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Abstract

本申请提供一种驱动电路、显示面板和驱动方法。驱动电路包括驱动晶体管、发光器件、存储模块、数据信号写入模块、第一初始化模块、第二初始化模块以及控制模块。本申请提供的驱动电路、显示面板以及驱动方法通过设置包括至少两个晶体管的控制模块，令控制模块中的至少两个晶体管在预设时序周期内交替导通，明显降低因驱动电路长期运行以及老化造成的显示面板品质不良问题。

Description

驱动电路、显示面板和驱动方法
技术领域
本申请涉及显示技术领域，具体涉及一种驱动电路、显示面板和驱动方法。
背景技术
有机发光二极管(Organic Light Emitting Diode,OLED)显示面板具有自主发光、视角光、响应速度快、高发光效率、广色域、低工作电压、机身薄、可制作大尺寸以及可实挠曲等优点，目前已经成为平面显示技术的重要发展方向。
但是，OLED显示面板受自身材料稳定性的限制，其显示品质随着使用时间的增长而变差，造成显示品质退化的主要原因有驱动电路的驱动晶体管发生了阈值电压正偏以及OLED器件老化，因此导致OLED驱动电流产生变化，影响OLED显示面板的显示质量。
发明内容
本申请就现有OLED显示面板存在的因使用时间过长而产生显示画面不良的技术缺陷，提出一种驱动电路、显示面板以及驱动方法，以解决驱动晶体管的阈值电压正偏，保证OLED显示面板的显示质量。
根据本发明的一方面，提供一种驱动电路，其包括，
驱动晶体管，所述驱动晶体管的栅极与第一节点电连接，所述驱动晶体管的源极与漏极中的一者与第二节点电连接，所述驱动晶体管的源极与漏极中的另一者与第三节点电连接；
发光器件，所述发光器件的第一端与所述第三节点电连接，所述发光器件的第二端与第一电源电连接；
存储模块，所述存储模块的第一端与所述第一节点电连接，所述存储模块的第二端与所述第三节点电连接；
数据信号写入模块，所述数据信号写入模块接入数据控制信号以及数据信号，并与所述第一节点电连接，所述数据信号写入模块用于在所述数据控制信号的控制下，将所述数据信号输出至所述第一节点；
第一初始化模块，所述第一初始化模块接入第一初始化控制信号以及第一初始化信号，并电性连接于所述第一节点，所述第一初始化模块用于在所述第一初始化控制信号的控制下，将所述第一初始化信号输出至所述第一节点；
第二初始化模块，所述第二初始化模块接入第二初始化控制信号以及第二初始化信号，并电性连接于所述第三节点，所述第二初始化模块用于在所述第二初始化控制信号的控制下，将所述第二初始化信号输出至所述第三节点；
控制模块，所述控制模块串联设置在第二电源与所述第二节点之间，所述控制模块包括至少两个晶体管；其中，至少两个所述晶体管在预设时序周期内交替导通。
进一步地，所述控制模块包括第一晶体管以及第二晶体管；所述第一晶体管的栅极接入第一控制信号，所述第一晶体管的源极和漏极中的一者与所述第二电源电连接，所述第一晶体管的源极和漏极中的另一者与所述第二节点电连接；所述第二晶体管的栅极接入第二控制信号，所述第二晶体管的源极和漏极中的一者与所述第二电源电连接，所述第二晶体管的源极和漏极中的另一者与所述第二节点电连接。
在本申请提供的驱动电路中，所述预设时序周期包括至少两帧显示周期；在任一所述显示周期内的导通时段内，所述第一晶体管或者所述第二晶体管导通。
在本申请提供的驱动电路中，所述预设时序周期包括第一显示周期以及第二显示周期；所述第一显示周期与所述第二显示周期相邻；所述第一晶体管在所述第一显示周期内的导通时段导通，所述第二晶体管在所述第二显示周期内的导通时段导通。
在本申请提供的驱动电路中，所述第一复位模块包括第三薄膜晶体管；所述第三薄膜晶体管的栅极与第一扫描信号输入端连接，所述第三薄膜晶体管的第一极与所述驱动模块的控制端连接，所述第三薄膜晶体管的第二极与所述第一复位信号输入端连接。所述预设时序周期包括第一显示周期、第二显示周期以及第三显示周期；所述第一显示周期、所述第二显示周期以及所述第三显示周期两两相邻；
所述第一晶体管在所述第一显示周期内的导通时段导通，所述第二晶体管在所述第二显示周期内的导通时段导通，所述第一晶体管或第二晶体管在所述第三显示周期内的导通时段导通。
在本申请提供的驱动电路中，所述预设时序周期为一帧显示周期；所述一帧显示周期包括第一导通时段以及第二导通时段；所述第一晶体管和第二晶体管中的一者在所述第一导通时段导通；所述第一晶体管和第二晶体管中的另一者在所述第二导通时段导通。
在本申请提供的驱动电路中，所述第一初始化模块包括第三晶体管，所述第三晶体管的栅极接入所述第一初始化控制信号，所述第三晶体管的源极与漏极中的一者接入所述第一初始化信号，所述第三晶体管的源极与漏极中的另一者与所述第一节点电连接；
和/或所述第二初始化模块包括第四晶体管，所述第四晶体管的栅极接入所述第二初始化控制信号，所述第四晶体管的源极与漏极中的一者接入所述第二初始化信号，所述第四晶体管的源极与漏极中的另一者与所述第三节点电连接；
和/或所述存储模块包括一存储电容，所述存储电容的第一端与所述第一节点电连接，所述存储电容的第二端与所述第三节点电连接；
和/或所述数据信号写入模块包括第五晶体管，所述第五晶体管的栅极接入所述数据控制信号，所述第五晶体管的源极与漏极中的一者接入所述数据信号，所述第五晶体管的源极与漏极中的另一者与所述第一节点电连接。
在本申请提供的驱动电路中，在至少两个所述晶体管中，所述晶体管均为N型晶体管或者P型晶体管。
根据本发明的另一方面，提供了一种显示面板，其包括，
数据线，所述数据线用于供应数据信号；
第一初始化线，所述第一初始化线用于提供第一初始化信号；
第二初始化线，所述第二初始化线用于提供第二初始化信号；
第一扫描线，所述第一扫描线用于提供数据控制信号；
第二扫描线，所述第二扫描线用于提供第一初始化控制信号；
第三扫描线，所述第三扫描线用于提供第二初始化控制信号；以及以上所述的驱动电路，驱动电路与所述数据线、所述第一初始化线、所述第二初始化线、所述第一扫描线、所述第二扫描线以及所述第三扫描线电连接。
根据本发明的另一方面，还提供了一种上述显示面板的驱动方法，该驱动方法包括：
初始化阶段，所述第一初始化模块将所述第一初始化信号提供至所述第一节点，所述第二初始化模块将所述第二初始化信号提供至所述第三节点；
补偿阶段，所述第一初始化模块将所述第一初始化信号提供至所述第一节点；所述控制模块的至少两个晶体管中的一者导通，将所述第二电源的第二电压提供至所述第二节点；
数据写入阶段，所述数据写入模块将所述数据信号提供至所述第一节点；
发光阶段，所述控制模块的至少两个晶体管中的另一者导通，将所述第二电压提供至所述第二节点。
本发明的有益技术效果：驱动电路通过设置包括至少两个晶体管的控制模块，以实现对驱动晶体管持续有效的控制；同时，本驱动电路之设计令流经发光器件的驱动电流与驱动晶体管的阈值电压无关，从而明显降低阈值电压正偏以及驱动电路器件老化造成的显示面板品质不良。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例所提供的驱动电路的结构示意图；
图2是本申请实施例所提供的驱动电路的电路示意图；
图3是本申请实施例所提供的驱动电路的时序图；
图4是本申请实施例所提供的驱动电路在图3所示的驱动时序下的复位阶段的通路示意图；
图5是本申请实施例所提供的驱动电路在图3所示的驱动时序下的补偿阶段的通路示意图；
图6是本申请实施例所提供的驱动电路在图3所示的驱动时序下的数据写入阶段的通路示意图；
图7是本申请实施例所提供的驱动电路在图3所示的驱动时序下的发光阶段的通路示意图；
图8是本申请实施例提供的显示面板的结构示意图；
图9是本申请实施例提供的显示面板的驱动方法的步骤示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。
需要说明的是，由于本申请采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。
请参阅图1，图1为本申请实施例提供的驱动电路的结构示意图。如图1所示，本申请实施例提供的驱动电路10包括驱动晶体管T0、发光器件D、存储模块101、数据信号写入模块102、第一初始化模块103、第二初始化模块104、以及控制模块105。需要说明的是，发光器件D可以为迷你发光二极管、微型发光二极管或有机发光二极管。
其中，驱动晶体管T0的栅极与第一节点Q连接，驱动晶体管T0的源极与漏极中的一者与第二节点Z电连接，驱动晶体管T0的源极与漏极中的另一者与第三节点S电连接。发光器件D的第一端与第三节点S电连接，发光器件D的第二端与第一电源VSS电连接。存储模块101的第一端与第一节点Q电连接，存储模块101的第二端与第三节点S电连接。第一初始化模块103接入第一初始化控制信号REF以及第一初始化信号Vref，并电性连接于第一节点Q。第二初始化模块104接入第二初始化控制信号INI以及第二初始化信号Vini，并电性连接于第三节点S。控制模块105串联设置于第二电源VDD与第二节点Z之间。
需要指出的是，本申请实施例的控制模块105包括至少两个晶体管，至少两个晶体管在预设时序周期内交替导通，从而明显降低因驱动电路10的长期运行导致控制模块105遭受正偏压的应力作用，保证控制模块105长时间正常导通。
具体的，驱动晶体管T0用于控制流经发光回路的电流。第一初始化模块103用于在第一初始化控制信号REF的控制下，将第一初始化信号Vref通过第一节点Q写入至驱动晶体管T0的栅极。第二初始化模块104用于在第二初始化控制信号INI的控制下，将第二初始化信号Vini通过第三节点S写入至驱动晶体管T0的源极和漏极中的一者。数据信号写入模块102用于在数据信号Vdata的控制下，将数据信号Vdata通过第一节点Q写入至驱动晶体管T0的栅极。存储模块101用于存储驱动晶体管T0的栅极电位以及调整第三节点S的电位。控制模块105用于在控制信号的控制下，在预设时序周期内，令控制模块105的多个晶体管交替控制发光回路导通或者截止。
本申请实施例提供的驱动电路10，通过设置包括至少两个晶体管的控制模块105对发光回路导通或截止进行交替控制，从而明显降低因晶体管的老化或者驱动电路10的长期运行产生的正偏压，避免控制模块105遭受正偏压的应力影响，保证控制模块105长时间正常导通。
在一些实施例中，请参阅图2，图2为本申请实施例提供的驱动电路的电路示意图。结合图1以及图2所示，本申请实施例提供的控制模块105包括第一晶体管T1以及第二晶体管T2，第一晶体管T1的栅极接入第一控制信号Em1，第一晶体管T1的源极和漏极中的一者与第二电源VDD电连接，第一晶体管T1的源极和漏极中的另一者与第二节点Z电连接。第二晶体管T2的栅极接入第二控制信号Em2，第二晶体管T2的源极和漏极中的一者与第二电源VDD电连接，第二晶体管T2的源极和漏极中的另一者通过第二节点Z与驱动晶体管T0的源极和漏极中的一者电连接。
在一些实施例中，请继续参阅图1和图2。第一初始化模块103包括第三晶体管T3，第三晶体管T3的栅极接入第一初始化控制信号REF，第三晶体管T3的源极与漏极中的一者接入第一初始化信号Vref，第三晶体管T3的源极与漏极中的另一者通过第一节点Q与驱动晶体管T0的栅极电连接。
在一些实施例中，请继续参阅图1和图2。第二初始化模块104包括第四晶体管T4，第四晶体管T4的栅极接入第二初始化控制信号INI，第四晶体管T4的源极与漏极中的一者接入第二初始化信号Vini，第四晶体管T4的源极与漏极中的另一者通过第三节点S与驱动晶体管T0的源极与漏极中的另一者电连接。
在一些实施例中，请继续参阅图1和图2。存储模块101包括一存储电容Cst，存储电容Cst的第一端通过第一节点Q与驱动晶体管T0的栅极电连接，存储电容Cst的第二端通过第三节点S与驱动晶体管T0的源极和漏极中的另一者电连接。
在一些实施例中，请继续参阅图1和图2。数据信号Vdata写入模块103包括第五晶体管T5，第五晶体管T5的栅极接入数据控制信号Gn，第五晶体管T5的源极与漏极中的一者接入数据信号Vdata，第五晶体管T5的源极与漏极中的另一者通过第一节点Q与驱动晶体管T0的栅极电连接。
在一些实施例中，第一电源VSS和第二电源VDD均用于输出一预设电压值。此外，在本申请的实施例中，第二电源VDD的电位大于第一电源VSS的电位。具体的，第一电源VSS的电位可以为接地端的电位。当然，可以理解地，第二电源VDD的电位还可以为其它。
在一些实施例中，控制模块105中的多个晶体管均为N型晶体管或者P型晶体管。从而避免不同类型的晶体管之间的差异性对控制模块105的导通和截止功能造成影响。
在一些实施例中，驱动晶体管T0、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4以及第五晶体管T5可以为低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管中的一种或者多种。进一步的，可以设置本申请实施例提供的驱动电路10中的晶体管为同一种类型晶体管，即均为N型晶体管或者P型晶体管。从而避免不同类型的晶体管之间的差异性对驱动电路10造成影响。
在一些实施例中，请参阅图3，图3为本申请实施例提供的一种6T2C驱动电路的时序图。如图3所示，预设时序周期包括至少两帧显示周期，在任一显示周期的导通时段内，第一晶体管T1或第二晶体管T2导通。具体的，在本实施例中，预设时序周期包括了第一控制信号Em1、第二控制信号Em2、第一初始化信号Vref、第二初始化信号Vini、数据写入信号相组合先后对应于初始化阶段t1、补偿阶段t2、数据写入阶段t3以及发光阶段t4。
在一些实施例中，复位阶段，第一初始化控制信号REF以及第二初始化控制信号INI均为高电位，数据控制信号Gn、第一控制信号Em1、第二控制信号Em2均为低电位。
在一些实施例中，补偿阶段t2，第一初始化控制信号REF、第一控制信号Em1和第二控制信号Em2中的一者为高电位，第二初始化控制信号INI、数据控制信号Gn、第一控制信号Em1和第二控制信号Em2中的另一者为低电位。
在一些实施例中，数据写入阶段t3，数据控制信号Gn为高电位，第一初始化控制信号REF、第二初始化控制信号INI、第一控制信号Em1以及第二控制信号Em2为低电位。
在一些实施例中，发光阶段t4，第一控制信号Em1和第二控制信号Em2中的一者为高电位，第一控制信号Em1和第二控制信号Em2中的另一者、第一初始化控制信号REF、第二初始化控制信号INI、数据控制信号Gn均为低电位。需要说明的是，在一帧显示周期内，补偿阶段t2的第一控制信号Em1和第二控制信号Em2中为高电位的一者，与发光阶段t4的第一控制信号Em1和第二控制信号Em2中为高电位的一者可为同一者，也可为异者。
具体的，请参阅图3和图4，图4为本申请实施例提供的驱动电路在图3所示的驱动时序下的复位阶段的通路示意图。其中，预设时序周期包括第一显示周期以及第二显示周期，并且第一显示周期与第二显示周期相邻。第一显示周期请参阅显示周期T1，第二显示周期请参阅显示周期T2。第一显示周期和第二显示周期均依次包括了初始化阶段t1、补偿阶段t2、数据写入阶段t3、发光阶段t4。
在第一显示周期的初始化阶段t1，第一初始化控制信号REF为高电位，第三晶体管T3在第一初始化控制信号REF的高电位控制下打开，第一初始化信号Vref通过第一节点Q写入驱动晶体管T0的栅极，以实现对驱动晶体管T0的栅极的初始化。在初始化阶段t1，第二初始化控制信号INI为高电位，第四晶体管T4在第二初始化控制信号INI的高电位控制下打开，第二初始化信号Vini通过第三节点S写入驱动晶体管T0的源极和漏极中的一者，以实现对驱动晶体管T0的源极和漏极中的一者的初始化。
与此同时，在复位阶段，由于第一控制信号Em1、第二控制信号Em2、数据控制信号Gn均为低电位，使得第一晶体管T1、第二晶体管T2、第五晶体管T5、驱动晶体管T0均关闭。
请参阅图3和图5，图5为本申请实施例提供的驱动电路10在图3所示的驱动时序下的补偿阶段t2的通路示意图。在第一显示周期的补偿阶段t2，第一初始化控制信号REF为高电位，第三晶体管T3在第一初始化控制信号REF的高电位控制下打开，第一初始化信号Vref通过第一节点Q写入驱动晶体管T0的栅极。在第一显示周期的补偿阶段t2，第一控制信号Em1为高电位，第一晶体管T1在第一控制信号Em1的高电位控制下打开，第二电源VDD流经第一晶体管T1通过第二节点Z写入驱动晶体管T0的源极和漏极中的另一者。这时，驱动晶体管T0先导通使得第三节点S的电位升高，当驱动晶体管T0的栅源电压差为驱动晶体管T0的阈值电压时，驱动晶体管T0便处截止状态，该截止临界条件满足：第三节点S的电位为驱动晶体管T0的栅极的电位与驱动晶体管T0的阈值电压之差。并且，由于存储电容Cst的存在，第三节点S的电位会维持在驱动晶体管T0的栅极的电位与驱动晶体管T0的阈值电压之差。
与此同时，在补偿阶段t2，由于第二控制信号Em2、第二初始化控制信号INI、数据控制信号Gn为低电位，使得第二晶体管T2、第四晶体管T4、第五晶体管T5均关闭。
请参阅图3和图6，图6为本申请实施例提供的驱动电路10在图3所示的驱动时序下的数据写入阶段t3的通路示意图。在第一显示周期的数据写入阶段t3，数据控制信号Gn为高电位，第五晶体管T5在数据控制信号Gn的高电位控制下打开，数据信号Vdata通过第一节点Q写入驱动晶体管T0的栅极。此时，第一节点Q的电位从第一初始化信号Vref升高至数据信号Vdata。此时，由于存储电容Cst的存在，第三节点S的电位仍维持在驱动晶体管T0的栅极的电位与驱动晶体管T0的阈值电压之差。
于此同时，在数据写入阶段t3，由于第一控制信号Em1、第二控制信号Em2、第一初始化控制信号REF、第二初始化控制信号INI为低电位，使得第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4以及驱动晶体管T0均关闭。
请参阅图3和图7，图7为本申请实施例提供的驱动电路10在图3所示的驱动时序下的发光阶段t4的通路示意图。在第一显示周期的发光阶段t4，第一控制信号Em1为高电位，第一晶体管T1在第一控制信号Em1高电位的控制下打开，第二电压经第二晶体管T2写入第二节点Z，由于存储电容Cst的存在，第一节点Q的电位仍维持在数据信号Vdata。这时，驱动晶体管T0导通，发光器件D发光。
进一步地，计算流经发光器件D的电流的公式为：
IOLED＝1/2Cox(μ1W1/L1)(Vgs－Vth))2，其中IOLED为流经发光器件D的电流，μ1为驱动晶体管T0的载流子迁移率，W1和L1分别为驱动晶体管T0的沟道的宽度和长度，Vgs为驱动晶体管T0的栅极与源极和漏极中的一者之间的压差，Vth为驱动晶体管T0的阈值电压。
也即，流经发光器件D的电流：
IOLED＝1/2Cox(μ1W1/L1)(Vgs-Vth)2＝1/2Cox(μ1W1/L1)
(Vdata+Vth-Vref-Vth)2＝1/2Cox(μ1W1/L1)(Vdata-Vref)2。
此时，流经发光器件D的电流与驱动晶体管T0的阈值电压无关，从而实现阈值电压的补偿效果。
与此同时，在发光阶段t4，由于第一初始化控制信号REF、第二初始化控制信号INI、第二控制信号Em2、数据控制信号Gn均为低电位，使得第二晶体管T2、第三晶体管T3、第四晶体管T4以及第五晶体管T5均关闭。
在与第一显示周期相邻的第二显示周期中，第二显示周期与第一显示周期的区别在于，第二显示周期的补偿阶段t2中，第二控制信号Em2为高电位，第二晶体管T2在第二控制信号Em2的高电位控制下打开，第二电源VDD流经第二晶体管T2通过第二节点Z写入驱动晶体管T0的源极和漏极中的另一者。于此同时，第一控制信号Em1为低电位，使得第一晶体管T1关闭。第二显示周期的发光阶段t4中，第二控制信号Em2为高电位，第二晶体管T2在第二控制信号Em2的高电位控制下打开，第二电源VDD流经第二晶体管T2通过第二节点Z写入驱动晶体管T0的源极和漏极中的另一者。
从而由第一显示周期和第二显示周期构成的预设显示周期中，第一晶体管T1在第一显示周期内的导通时段导通，第二晶体管T2在第二显示周期内的导通时段导通。
本申请实施例提供的驱动电路10，设置了包括第一晶体管T1和第二晶体管T2在内的控制模块105。通过第一晶体管T1和第二晶体管T2在预设显示周期内对发光回路导通或截止进行交替控制，从而明显降低因晶体管的老化或者驱动电路10的长期运行产生的正偏压，避免控制模块105遭受正偏压的应力影响，保证控制模块105长时间正常导通。
在另一具体实施例中，请参阅图3至图7。预设时序周期包括第一显示周期、第二显示周期以及第三显示周期，第一显示周期同第二显示周期以及第三显示周期两两相邻。第一显示周期以及第三显示周期请参阅显示周期T1，第二显示周期请参阅显示周期T2。其中，第一晶体管T1在第一显示周期内的导通时段导通，第二晶体管T2在第二显示周期内的导通时段导通，第一晶体管T1在第三显示周期内的导通时段导通。
在另一具体实施例中，请参阅图3至图7。预设时序周期包括第一显示周期、第二显示周期以及第三显示周期，第一显示周期同第二显示周期以及第三显示周期两两相邻。第一显示周期请参阅显示周期T1，第二显示周期以及第三显示周期请参阅显示周期T2。其中，第一晶体管T1在第一显示周期内的导通时段导通，第二晶体管T2在第二显示周期内的导通时段导通，第二晶体管T2在第三显示周期内的导通时段导通。
在另一具体实施例中，请参阅图3至图7。预设时序周期包括第一显示周期、第二显示周期以及第三显示周期，第一显示周期同第二显示周期以及第三显示周期两两相邻。第一显示周期以及第二显示周期请参阅显示周期T1，第三显示周期请参阅显示周期T2。其中，第一晶体管T1在第一显示周期内的导通时段导通，第一晶体管T1在第二显示周期内的导通时段导通，第二晶体管T2在第三显示周期内的导通时段导通。
在又一具体实施例中，请参阅图3至图7。预设时序周期为一帧显示周期，具体的，请参见图3中所示的显示周期T3。本实施例与前述实施例的区别在于，第一晶体管T1在补偿阶段t2导通，第二晶体管T2在补偿阶段t2关闭。第一晶体管T1在发光阶段t4关闭，第二晶体管T2在补偿阶段t2导通。
在又一具体实施例中，预设时序周期为一帧显示周期，具体的，请参见图3中所示的显示周期Tn。本实施例与前述实施例的区别在于，第二晶体管T2在补偿阶段t2导通，第一晶体管T1在补偿阶段t2关闭。第二晶体管T2在发光阶段t4关闭，第一晶体管T1在补偿阶段t2导通。
在又一具体实施例中，请参阅图3至图7。预设时序周期包括第一显示周期、第二显示周期以及第三显示周期，第一显示周期同第二显示周期以及第三显示周期两两相邻。第一显示周期请参阅显示周期T1，第二显示周期请参阅显示周期T2，第三显示周期请参阅显示周期T3。本实施例与前述实施例的区别在于，第一晶体管T1在第一显示周期的导通时段导通，第二晶体管T2在第二显示周期的导通时段导通，第一晶体管T1在第三显示周期的补偿阶段t2导通，第二晶体管T2在第三显示周期的补偿阶段t2关闭，第一晶体管T1在第三显示周期的发光阶段t4关闭，第二晶体管T2在第三显示周期的补偿阶段t2导通。
由此，显示周期T1、显示周期T2、显示周期T3、显示周期Tn可多个组成符合本技术方案之目的的预设显示周期，令本申请的驱动电路10在预设显示周期内通过控制模块105设置多个晶体管交替工作来实现对驱动晶体管T0持续有效的控制。
请参阅图8，图8为本申请实施例提供的显示面板的结构示意图。本申请还提供一种显示面板100，其包括数据线20、第一初始化线30、第二初始化线40、第一扫描线50、第二扫描线60、第三扫描线70以及以上所述的驱动电路10。其中，数据线20用于供应数据信号。第一初始化线30用于提供第一初始化信号。第二初始化线40用于提供第二初始化信号。第一扫描线50用于提供数据控制信号。第二扫描线60用于提供第一初始化控制信号。第三扫描线70用于提供第二初始化控制信号。驱动电路10与数据线20、第一初始化线30、第二初始化线40、第一扫描线50、第二扫描线60以及第三扫描线70电连接。驱动电路10具体可参照以上对该驱动电路10的描述，在此不再赘述。
本申请实施例提供的显示面板100，通过设置本申请实施例所提供的驱动电路10，从而明显降低因晶体管的老化或者驱动电路10的长期运行而产生的正偏压，避免晶体管遭受正偏压的应力影响，保证显示面板的显示优良性，长期维持显示面板的显示均一性。
请参阅图9，图9为本申请实施例提供的显示面板的驱动方法的步骤示意图。该驱动方法应用于任一实施例所述的驱动电路10，各帧显示周期内的像素驱动方法依次包括了初始化阶段、补偿阶段、数据写入阶段以及发光阶段。
S1001:初始化阶段，第一初始化模块将第一初始化信号提供至第一节点，第二初始化模块将第二初始化信号提供至第三节点。
S1002:补偿阶段，第一初始化模块将第一初始化信号提供至第一节点；控制模块的至少两个晶体管中的一者导通，将第二电源的第二电压提供至第二节点。
S1003:数据写入阶段，数据写入模块将数据信号提供至第一节点。
S1004:发光阶段，所述控制模块的至少两个晶体管中的另一者导通，将所述第二电压提供至所述第二节点。
本申请实施例提供了显示面板的驱动方法，通过应用本申请实施例的驱动方法，从而明显降低因晶体管的老化或者驱动电路的长期运行而产生的正偏压，避免晶体管遭受正偏压的应力影响，保证显示面板的显示优良性，长期维持显示面板的显示均一性。
以上对本申请实施方式提供了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施方式的说明只是用于帮助理解本申请。同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种驱动电路，其特征在于，包括：
驱动晶体管，所述驱动晶体管的栅极与第一节点电连接，所述驱动晶体管的源极与漏极中的一者与第二节点电连接，所述驱动晶体管的源极与漏极中的另一者与第三节点电连接；
发光器件，所述发光器件的第一端与所述第三节点电连接，所述发光器件的第二端与第一电源电连接；
存储模块，所述存储模块的第一端与所述第一节点电连接，所述存储模块的第二端与所述第三节点电连接；
数据信号写入模块，所述数据信号写入模块接入数据控制信号以及数据信号，并与所述第一节点电连接，所述数据信号写入模块用于在所述数据控制信号的控制下，将所述数据信号输出至所述第一节点；
第一初始化模块，所述第一初始化模块接入第一初始化控制信号以及第一初始化信号，并电性连接于所述第一节点，所述第一初始化模块用于在所述第一初始化控制信号的控制下，将所述第一初始化信号输出至所述第一节点；
第二初始化模块，所述第二初始化模块接入第二初始化控制信号以及第二初始化信号，并电性连接于所述第三节点，所述第二初始化模块用于在所述第二初始化控制信号的控制下，将所述第二初始化信号输出至所述第三节点；
控制模块，所述控制模块串联设置在第二电源与所述第二节点之间，所述控制模块包括至少两个晶体管；其中，至少两个所述晶体管在预设时序周期内交替导通。
2.根据权利要求1所述的驱动电路，其特征在于，所述控制模块包括第一晶体管以及第二晶体管；
所述第一晶体管的栅极接入第一控制信号，所述第一晶体管的源极和漏极中的一者与所述第二电源电连接，所述第一晶体管的源极和漏极中的另一者与所述第二节点电连接；
所述第二晶体管的栅极接入第二控制信号，所述第二晶体管的源极和漏极中的一者与所述第二电源电连接，所述第二晶体管的源极和漏极中的另一者与所述第二节点电连接。
3.根据权利要求2所述的驱动电路，其特征在于，所述预设时序周期包括至少两帧显示周期；在任一所述显示周期内的导通时段内，所述第一晶体管或者所述第二晶体管导通。
4.根据权利要求3所述的驱动电路，其特征在于，所述预设时序周期包括第一显示周期以及第二显示周期；所述第一显示周期与所述第二显示周期相邻；所述第一晶体管在所述第一显示周期内的导通时段导通，所述第二晶体管在所述第二显示周期内的导通时段导通。
5.根据权利要求3所述的驱动电路，其特征在于，所述预设时序周期包括第一显示周期、第二显示周期以及第三显示周期；所述第一显示周期、所述第二显示周期以及所述第三显示周期两两相邻；
所述第一晶体管在所述第一显示周期内的导通时段导通，所述第二晶体管在所述第二显示周期内的导通时段导通，所述第一晶体管或第二晶体管在所述第三显示周期内的导通时段导通。
6.根据权利要求2所述的驱动电路，其特征在于，所述预设时序周期为一帧显示周期；所述一帧显示周期包括第一导通时段以及第二导通时段；所述第一晶体管和第二晶体管中的一者在所述第一导通时段导通；所述第一晶体管和第二晶体管中的另一者在所述第二导通时段导通。
7.根据权利要求1所述的驱动电路，其特征在于，
所述第一初始化模块包括第三晶体管，所述第三晶体管的栅极接入所述第一初始化控制信号，所述第三晶体管的源极与漏极中的一者接入所述第一初始化信号，所述第三晶体管的源极与漏极中的另一者与所述第一节点电连接；
和/或所述第二初始化模块包括第四晶体管，所述第四晶体管的栅极接入所述第二初始化控制信号，所述第四晶体管的源极与漏极中的一者接入所述第二初始化信号，所述第四晶体管的源极与漏极中的另一者与所述第三节点电连接；
和/或所述存储模块包括一存储电容，所述存储电容的第一端与所述第一节点电连接，所述存储电容的第二端与所述第三节点电连接；
和/或所述数据信号写入模块包括第五晶体管，所述第五晶体管的栅极接入所述数据控制信号，所述第五晶体管的源极与漏极中的一者接入所述数据信号，所述第五晶体管的源极与漏极中的另一者与所述第一节点电连接。
8.根据权利要求1所述的驱动电路，其特征在于，在至少两个所述晶体管中，所述晶体管均为N型晶体管或者P型晶体管。
9.一种显示面板，其特征在于，包括；
数据线，所述数据线用于供应数据信号；
第一初始化线，所述第一初始化线用于提供第一初始化信号；
第二初始化线，所述第二初始化线用于提供第二初始化信号；
第一扫描线，所述第一扫描线用于提供数据控制信号；
第二扫描线，所述第二扫描线用于提供第一初始化控制信号；
第三扫描线，所述第三扫描线用于提供第二初始化控制信号；以及
如权利要求1-8任一项所述的驱动电路，所述驱动电路与所述数据线、所述第一初始化线、所述第二初始化线、所述第一扫描线、所述第二扫描线以及所述第三扫描线电连接。
10.一种如权利要求9所述的显示面板的驱动方法，其特征在于，包括：
初始化阶段，所述第一初始化模块将所述第一初始化信号提供至所述第一节点，所述第二初始化模块将所述第二初始化信号提供至所述第三节点；
补偿阶段，所述第一初始化模块将所述第一初始化信号提供至所述第一节点；所述控制模块的至少两个晶体管中的一者导通，将所述第二电源的第二电压提供至所述第二节点；
数据写入阶段，所述数据写入模块将所述数据信号提供至所述第一节点；
发光阶段，所述控制模块的至少两个晶体管中的另一者导通，将所述第二电压提供至所述第二节点。
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