CN114360617A

CN114360617A - 一种efuse单元、efuse单元的应用电路及efuse阵列

Info

Publication number: CN114360617A
Application number: CN202111441919.0A
Authority: CN
Inventors: 黎旺; 晏颖
Original assignee: Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Current assignee: Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date: 2021-11-30
Filing date: 2021-11-30
Publication date: 2022-04-15

Abstract

本发明提供一种efuse单元、efuse单元的应用电路及efuse阵列，efuse单元结构包括一熔丝、一二极管和一NMOS读选择管；其中，所述熔丝的一端为所述efuse单元结构的VL端口，另一端与所述二极管的N极、所述NMOS读选择管的源极相互连接；所述二极管的P极为所述efuse单元结构的BL端口；所述NMOS读选择管的栅极为所述efuse单元结构的WLR端口；所述NMOS读选择管的漏极为所述efuse单元的SAref端口。本发明对常规efuse单元进行改进，利用二极管替代传统的NMOS编程控制管，实现了缩小efuse整体面积的目的。

Description

一种efuse单元、efuse单元的应用电路及efuse阵列

技术领域

本发明涉及半导体制造技术领域，具体涉及一种efuse单元、efuse单元的应用电路及efuse阵列。

背景技术

随着对芯片指标的要求越来越高。efuse作为芯片内部用于参数设置的专用模块，整体面积成为efuse模块重要指标之一。而在efuse的内部功能模块中，efuse单元阵列占据整个面积的一半以上，特别是大容量efuse中的比例更大，因此，控制efuse单元及efuse阵列面积是缩减整个efuse模块面积的关键途径。

efuse属于一次性可编程存储器(OTP)，基于电子迁移(EM)原理，通过熔断熔丝的方式实现编程功能。由于编程所需的熔断电流较大，因此常规efuse单元都包含一个较大W/L尺寸的控制管，其面积占单元面积3/4以上，导致efuse单元面积较大。图1显示为现有技术中的一种5端口efuseN*N阵列的示意图。如图1所示，该efuse单元包括一熔丝、一NMOS读选择管和一NMOS编程控制管。NMOS编程控制管面积较大，导致efuse面积较大和整体功耗较大。

发明内容

鉴于上述现有技术的缺点，本发明的目的在于提供一种efuse单元结构、efuse单元结构的应用电路及efuse阵列结构，用于解决现有技术中efuse面积大的问题。

本发明提供一种efuse单元，至少包括：一熔丝、一二极管和一NMOS读选择管；所述熔丝的一端与所述二极管的N极、所述NMOS读选择管的源极相互连接，另一端为所述efuse单元的VL端口；所述二极管的P极为所述efuse单元的BL端口；所述NMOS读选择管的栅极为所述efuse单元的WLR端口；所述NMOS读选择管的漏极为所述efuse单元的SAref端口。

本发明提供一种efuse单元的应用电路，至少包括：

efuse单元；所述efuse单元包括一熔丝、一二极管和一NMOS读选择管；所述熔丝的一端与所述二极管的N极、所述NMOS读选择管的源极相互连接，另一端为所述efuse单元的VL端口；所述二极管的P极为所述efuse单元的BL端口；所述NMOS读选择管的栅极为所述efuse单元的WLR端口；所述NMOS读选择管的漏极为所述efuse单元的SAref端口；

PMOS电源控制管；以及

NMOS字线选择管；

其中，所述efuse单元的VL端口连接所述NMOS字线选择管的漏极；所述efuse单元的BL端口连接所述PMOS电源控制管的漏极和BL线；所述efuse单元的WLR端口接外部控制信号WLR；所述efuse单元的SAref端口连接SA模块。

优选地，所述NMOS字线选择管的栅极接字控制信号WL，源极接地。

优选地，所述PMOS电源控制管的源极接编程电压VQPS，栅极接位控制信号BLC。

本发明提供一种efuse阵列，至少包括：

由efuse单元构成的N*N矩阵；所述efuse单元结构包括一熔丝、一二极管和一NMOS读选择管；每个efuse单元中的熔丝的一端与所述二极管的N极、所述NMOS读选择管的源极相互连接；

该N*N矩阵中同一行的所述熔丝的另一端连接一NMOS字线选择管的漏极；

该N*N矩阵中同一列的所述二极管的P极连接一PMOS电源控制管的漏极和一位线BL；

该N*N矩阵中同一行的所述NMOS读选择管的栅极连接一外部控制信号WLR，同一列的所述NMOS读选择管的漏极连接一SA模块。

优选地，所述efuse阵列的操作包括编程操作和读取操作。

优选地，所述efuse阵列编程操作时采用位模式，读取操作时采用字模式。

本发明对常规efuse单元进行改进，利用二极管替代NMOS编程控制管，减小了efuse单元的面积，实现了缩小efuse整体面积的目的。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：

图1显示为现有技术中的一种由5端口efuse单元及其组成的N*N阵列示意图；

图2显示为本发明实施例的efuse单元示意图；

图3显示为本发明实施例的efuse单元的应用电路的示意图；

图4显示为本发明实施例的efuse阵列的示意图；

图5显示为本发明实施例的efuse阵列编程操作的示意图；

图6显示为本发明实施例的efuse阵列读取操作的示意图。

具体实施方式

以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。

此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。

除非上下文明确要求，否则整个申请文件中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。

在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

图2显示为本发明实施例的efuse单元示意图。如图2所示，本发明实施例的efuse单元包括一熔丝、一二极管和一NMOS读选择管。efuse单元的连接方式为：熔丝的一端与二极管的N极、NMOS读选择管的源极相互连接。

本发明实施例的efuse单元为四端口，包括VL端口、BL端口、WLR端口和SAref端口。熔丝的一端为efuse单元的VL端口；二极管的P极为efuse单元的BL端口；NMOS读选择管的栅极为efuse单元的WLR端口；NMOS读选择管的漏极为efuse单元的SAref端口。

图3显示为本发明实施例的efuse单元的应用电路的示意图。如图3所示，本发明实施例的efuse单元的应用电路包括efuse单元、PMOS电源控制管以及NMOS字线选择管。

efuse单元的VL端口连接NMOS字线选择管的漏极，efuse单元的BL端口连接PMOS电源控制管的漏极和BL线，efuse单元的WLR端口接外部控制信号WLR，efuse单元的SAref端口连接SA模块。NMOS字线选择管的栅极接字控制信号WL，源极接地。PMOS电源控制管的源极接编程电压VQPS，栅极接位控制信号BLC。

图4显示为本发明实施例的efuse阵列的示意图。如图4所示，本发明实施例的efuse阵列包括由efuse单元构成的N*N矩阵、N个NMOS字线选择管、N个PMOS电源控制管、N个位线BL以及N个字线WL。每个efuse单元包括一熔丝、一二极管和一NMOS读选择管；每个efuse单元中的熔丝的一端与二极管的N极、NMOS读选择管的源极相互连接。每个所述efuse单元构成一个4端口器件(WLR、SAref、VL、BL)。

该N*N矩阵中同一行的NMOS读选择管的栅极连接一外部控制信号WLR，亦即处于所述N*N矩阵的同一行的所述每个efuse单元中的所述NMOS读选择管的栅极都连接同一WLR信号，如图4所示，第一行的所述每个efuse单元中的所述NMOS读选择管的栅极连接WLR1信号；第二行的所述每个efuse单元中的所述NMOS读选择管的栅极连接WLR2信号…以此类推，第N行的所述每个efuse单元中的所述NMOS读选择管的栅极连接WLRn信号。

efuse阵列中处于同一列的所述每个efuse单元中的所述NMOS读选择管的漏极连接同一SA模块(Sense Amplifier模块)，参考图4，第一列的所述每个efuse单元中的所述NMOS读选择管的漏极连接SA1模块，第二列的所述每个efuse单元中的所述NMOS读选择管的漏极连接SA2模块…以此类推，第N列的所述每个efuse单元中的所述NMOS读选择管的漏极连接SAn模块。

efuse阵列中的同一行的熔丝的另一端连接一NMOS字线选择管。并且所述N*N矩阵中，同一行的熔丝的另一端与所述NMOS字线选择管的漏极连接。

本发明实施例进一步地，如图4所示，所述NMOS字线选择管的栅极接字控制信号WL，源极接地。并且所述efuse阵列中第一行NMOS字线选择管的栅极都接同一WL1信号，第二行NMOS字线选择管的栅极都接同一WL2信号，以此类推，第N行NMOS字线选择管的栅极都接同一WLn信号。

efuse阵列中的同一列的二极管的P极连接一PMOS电源控制管。并且所述N*N矩阵中，同一列的二极管的P极与一PMOS电源控制管的漏极和一位线BL连接。

本发明实施例进一步地，如图4所示，PMOS电源控制管的源极接编程电压VQPS，栅极接位控制信号BLC。并且所述efuse阵列中第一列PMOS电源控制管的栅极都接同一BLC信号，第二列PMOS电源控制管的栅极都接同一BLC2信号，以此类推，第N列PMOS电源控制管的栅极都接同一BLCn信号。

在本发明实施例中，所述efuse阵列的操作包括编程操作和读取操作。本发明实施例的efuse阵列的工作原理如下：

(1)编程操作：如图5所示，图5显示为本发明实施例的efuse阵列编程操作的示意图。图5中显示在位编程操作时的编程方向以及被选择编程的efuse单元。所述efuse阵列在编程操作时采用位模式，编程电压VQPS，WL(n)线和BLC(n)线选择1路为高电平，两者控制选通一个所述efuse单元，并形成从VQPS经过熔丝到地的通路，完成对WL和BLC所对应某位的编程操作。

(2)读取操作：如图6所示，图6显示为本发明的efuse阵列读取操作的示意图。图6中是读取操作时的字读取模式以及SA到地的电流方向。所述efuse阵列在读取操作时采用字模式，位线BL对电源断开，编程电压VQPS为地电平，BLC(n)全部为高电平，WLR(n)线选择2路为高电平,WL(n)线选择2路为高电平，形成了SA(1～n)分别经过1个熔丝到地的n条通路，并输出WLR(n)和WL(n)所对应字的n位逻辑值。

图1显示为现有技术中的一种由5端口efuse单元及其组成的N*N阵列示意图；图4显示为本发明实施例的efuse阵列的示意图。对比这两种efuse阵列，这两种efuse阵列需要的器件数相同，不同之处在于，本发明实施例对常规efuse单元进行改进，利用二极管替代NMOS编程控制管，显然本发明实施例的efuse阵列面积有明显的优势。以一个N*N的阵列为例，相对于图1中阵列，本发明实施例的efuse阵列面积要比图1中的阵列小30％以上。

本发明的efuse单元熔丝部分保持和传统结构的熔丝相同，而单向二极管取代编程选择管，二极管通过熔断熔丝所需编程电流、面积比编程管小，使得总体efuse单元面积比传统结构缩减30％以上,有效缩小了efuse阵列面积。

以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种efuse单元，其特征在于，至少包括：一熔丝、一二极管和一NMOS读选择管；所述熔丝的一端与所述二极管的N极、所述NMOS读选择管的源极相互连接，另一端为所述efuse单元的VL端口；所述二极管的P极为所述efuse单元的BL端口；所述NMOS读选择管的栅极为所述efuse单元的WLR端口；所述NMOS读选择管的漏极为所述efuse单元的SAref端口。

2.一种efuse单元的应用电路，其特征在于，至少包括：

PMOS电源控制管；以及

NMOS字线选择管；

3.根据权利要求2所述的efuse单元的应用电路，其特征在于，所述NMOS字线选择管的栅极接字控制信号WL，源极接地。

4.根据权利要求2所述的efuse单元的应用电路，其特征在于，所述PMOS电源控制管的源极接编程电压VQPS，栅极接位控制信号BLC。

5.一种efuse阵列，其特征在于，至少包括：

6.根据权利要求5所述的efuse阵列，其特征在于，所述NMOS字线选择管的栅极接字控制信号WL，源极接地。

7.根据权利要求5所述的efuse阵列，其特征在于，所述PMOS电源控制管的源极接编程电压VQPS，栅极接位控制信号BLC。

8.根据权利要求5所述的efuse阵列，其特征在于，所述efuse阵列的操作包括编程操作和读取操作。

9.根据权利要求8所述的efuse阵列，其特征在于，所述efuse阵列编程操作时采用位模式，读取操作时采用字模式。