CN114325289A

CN114325289A - 一种goi测试电路结构

Info

Publication number: CN114325289A
Application number: CN202210228948.7A
Authority: CN
Inventors: 俞佩佩; 王丽雅; 胡明辉
Original assignee: Nexchip Semiconductor Corp
Current assignee: Nexchip Semiconductor Corp
Priority date: 2022-03-10
Filing date: 2022-03-10
Publication date: 2022-04-12
Anticipated expiration: 2042-03-10
Also published as: CN114325289B

Abstract

本发明提供一种GOI测试电路结构，包括形成于一衬底内的多个呈条状且平行设置的AA区，相邻的AA区之间形成有STI，衬底上依次形成有栅氧化层、多晶硅栅极和多个计数结构，所有计数结构平行设置，每个计数结构对应设置在一个STI上方，每个计数结构靠近一个AA区设置，并用于对AA区中的热点进行定位，可以实现电性测试热点的清晰定位，并为物理剥层以及FIB切截面制备TEM样品时提供热点定位的标准，大大改善了GOI测试失效分析的效率，切中目标位置截面的成功率，还在制程上可实现性强，具有很高的实用价值。

Description

一种GOI测试电路结构

技术领域

本发明涉及半导体测试领域，特别涉及一种针对GOI（Gate Oxide Integrity，栅氧完整性）测试的电路结构。

背景技术

GOI测试是一种评估MOS器件中栅氧化层质量的可靠性测试，其针对GOI异常失效的样品，需要进行GOI失效分析，从而找出GOI测试失效的根本原因，以辅助制程改善。由于GOI测试电路结构的面积很大，失效点不明显，这就需要先进行电性测试对失效点（即热点位置）进行定位，然后，针对热点位置进行剥层，在剥层至多晶硅栅极时，找到准确的失效点后再切截面（即采用FIB切截面）制备TEM样品，通过TEM观察和元素分析获取GOI失效点异常物质的成分，以分析得到GOI测试失效的根本原因。

对于salicide层能够直接看到的失效点，在切截面制备TEM样品时，由于没有可以借助定位的标尺，同时由于击穿位置不明显，很容易错过实际的失效点，导致制备的TEM样品无法看到失效点或者无失效点。

发明内容

本发明的目的在于，提供一种GOI测试电路结构，可以在GOI失效分析时可以对失效点进行清晰定位，并在剥层及制备TEM样品时可以提供定位标准。

为了实现上述目的，本发明提供一种GOI测试电路结构，包括形成于一衬底内的多个呈条状且平行设置的AA区，相邻的所述AA区之间形成有STI，所述衬底上依次形成有栅氧化层、多晶硅栅极和多个计数结构，所有所述计数结构平行设置，且每个所述计数结构对应设置在一个所述STI上方，每个所述计数结构靠近一个所述AA区设置，并用于对所述AA区中的热点进行定位。

可选的，所述计数结构的延伸方向与所述AA区的延伸方向相同，且每个所述计数结构均为由多个计数连接孔定向排列组成的点状标尺。

进一步的，在从所述STI的一端向另一端延伸的方向上具有N个标位，相邻两个标位之间的间距均为A，其中，A的取值范围为0.1μm~0.2μm；

在非五的倍数标位处，每个标位处均设置有一个计数连接孔，且非五的倍数标位处的所有所述计数连接孔均在一直线上；

在五的倍数标位处，每个标位处放置至少一个计数连接孔，每个所述标位处的所有所述计数连接孔的连线与所述直线垂直，每个相邻的五的倍数标位处的所述计数连接孔的数量不同，以及设置位置也不同。

进一步的，所有所述计数连接孔的形状相同，且五的倍数标位处的所述计数连接孔的数量及设置位置均在从所述STI的一端向另一端延伸的方向上周期性变化。

进一步的，五的倍数标位处的所述计数连接孔的数量、设置位置及形状均在从所述STI的一端向另一端延伸的方向上周期性变化。

可选的，还包括形成于所述计数连接孔上的第一金属层，所述第一金属层设置在所述STI上方，并暴露出所述AA区上方的所述多晶硅栅极。

进一步的，所述第一金属层包括多个第一金属块，所有所述第一金属块呈阵列分布。

进一步的，所述第一金属块为方形金属块。

进一步的，在所述第一金属层上还形成有若干个堆叠设置的第二金属层，每个所述第二金属层均包括阵列分布的第二金属块，所述第二金属块堆叠在所述第一金属块上，并暴露出所述AA区。

可选的，还包括多个第一连接孔，多个所述第一连接孔设置在所述AA区的两端，以及所有所述AA区两侧的所述多晶硅栅极上。

与现有技术相比，本发明至少具有以下有益效果：

本发明提供一种GOI测试电路结构，包括形成于一衬底内的多个呈条状且平行设置的AA区，相邻的所述AA区之间形成有STI，所述衬底上依次形成有栅氧化层、多晶硅栅极和多个计数结构，所有所述计数结构平行设置，且每个所述计数结构对应设置在一个所述STI上方，每个所述计数结构靠近一个所述AA区设置，并用于对所述AA区中的热点进行定位。本发明通过在每个STI上方增设一计数结构，在每个计数结构上形成第一金属层，该第一金属层由多个第一金属块阵列排布，且每行的第一金属块均位于一个所述STI上方，可以实现电性测试热点的清晰定位，并为物理剥层以及FIB切截面制备TEM样品时提供热点定位的标准，大大改善了GOI测试失效分析的效率，以及切中目标位置截面的成功率。另一方面，增加计数结构和第一金属层的方式在制程上可实现性强，具有很高的实用价值。

附图说明

图1为一种GOI测试电路结构的结构示意图；

图2a-2b为本发明一实施例的一种GOI测试电路结构的接触孔的分布示意图；

图3为本发明一实施例的GOI测试电路结构的结构示意图。

附图标记说明：

K-热点；1-AA区；2-STI；21-第一端；22-第二端；3-多晶硅栅极；31-第三端；32-第四端；4-第一金属层；41-第一金属块；5-计数结构；51-计数连接孔；6-第一连接孔；61-第一子连接孔；62-第二子连接孔。

具体实施方式

图1为一种GOI测试电路结构的结构示意图。如图1所示，目前的GOI测试电路结构包括在一衬底的正面中形成的平行设置的多个长条状的AA区1，相邻AA区1之间设置有STI2，在所述衬底上依次形成有栅氧化层和多晶硅栅极3，所述栅氧化层覆盖所述AA区1和STI2，所述多晶硅栅极3覆盖所述栅氧化层，在所述多晶硅栅极3上方至少形成第一金属层4，所述第一金属层4包括多个金属方块，所有所述金属方块可以位于STI 2上方和AA区1上方。

可知，由于位于AA区上方的热点被金属方块遮挡，使得在从衬底的背面进行电性测试定位时无法进行热点定位，在剥层及切截面制备TEM样品时，因为没有可以借助定位的标尺，同时由于击穿位置不明显，很容易错过实际的失效点，导致制备的TEM样品无法看到失效点或者无失效点。

基于上述分析，本发明提供一种GOI测试电路结构，包括形成于一衬底内的多个呈条状且平行设置的AA区，相邻的所述AA区之间形成有STI，所述衬底上依次形成有栅氧化层、多晶硅栅极和多个计数结构，所有所述计数结构平行设置，且每个所述计数结构对应设置在一个所述STI上方，每个所述计数结构靠近一个所述AA区设置，并用于对所述AA区中的热点进行定位。本发明通过在每个STI上方增设一计数结构，在每个计数结构上形成第一金属层，该第一金属层由多个第一金属块阵列排布，且每行的第一金属块均位于一个所述STI上方，可以实现电性测试热点的清晰定位，并为物理剥层以及FIB切截面制备TEM样品时提供热点定位的标准，大大改善了GOI测试失效分析的效率，以及切中目标位置截面的成功率。另一方面，增加计数结构和第一金属层的方式在制程上可实现性强，具有很高的实用价值。

以下将对本发明的一种GOI测试电路结构作进一步的详细描述。下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。

图2a-2b为本实施例的一种GOI测试电路结构的接触孔的分布示意图。图3为本实施例的GOI测试电路结构的结构示意图。如图2a-2b以及图3所示，本实施例提供一种GOI测试电路结构，所述GOI测试电路结构包括形成于一衬底（例如一衬底正面）上的多个呈条状且平行设置的AA区1，相邻的AA区1之间由STI 2相互隔离。所述STI 2的形状也为长条状，且所述AA区1与STI 2平行设置，所述STI 2在其延伸方向上包括第一端21和第二端22。

在所述衬底的正面上沉积的栅氧化层，所述栅氧化层的延伸方向与所述AA区1的延伸方向垂直，所述栅氧化层覆盖所述AA区1和STI 2的大部分区域，并暴露出所述AA区1在其延伸方向的两端，同时暴露出所述STI 2在其延伸方向的两端（即第一端21和第二端22），所述栅氧化层在其延伸方向的两端位于所有所述AA区1的两侧，且所述栅氧化层的数量为1。

在所述栅氧化层上沉积多晶硅栅极3，所述多晶硅栅极3的数量为1，且所述多晶硅栅极3覆盖所述栅氧化层。所述多晶硅栅极3的延伸方向与所述STI 2的延伸方向相互垂直，且所述多晶硅栅极3具有第三端31和第四端32。

在所述第一端21、第二端22、第三端31和第四端32上形成多个第一连接孔6，所述第一连接孔6包括第一子连接孔61和第二子连接孔62，所述第一子连接孔61位于所述多晶硅栅极3的两端上，所述第二子连接孔62位于所述AA区1的两端上，且所述第一子连接孔61和第二子连接孔62作为GOI测试时的测试连接孔。

在所述多晶硅栅极3上还形成多个平行设置的计数结构5，每个所述计数结构5均设置在一个所述STI 2上方，且靠近一个AA区1设置，所述计数结构5用于对所述AA区中的热点进行定位。所述计数结构5的延伸方向与所述STI 2的延伸方向相同，且每个所述计数结构均为由多个计数连接孔定向排列组成的点状标尺。每个所述计数结构5均由多个计数连接孔51定向排列，有利于统计失效点对应的计数连接孔的数目，也有利于剥层及切截面制备TEM样品时的失效点定位。

如图2a-2b所示，在本实施例中，在从所述STI 2的第一端21向第二端22延伸的方向上，具有N个标位，在非五的倍数标位处，相邻两个标位之间的间距相等，且间距为A，其中，A的取值范围为0.1μm~0.2μm，且每个标位均设置有一个计数连接孔51，所有所述计数连接孔51的连线为第一直线，且第一直线与STI 2的延伸方向平行，所述第一直线靠近一个AA区1设置；在五的倍数标位处，每个标位处放置至少一个计数连接孔51，每个标位处的所有计数连接孔51的连线均与第一直线垂直，且五的倍数标位处的计数连接孔51与第一直线的交点以及与其相邻标位处的计数连接孔51之间的间距为A，且每个相邻的五的倍数标位处的计数连接孔51的数量和/或设置位置均不同，在本实施例中，计数结构在对热点定位时，需要从靠近所述STI 2的第一端21的第一个计数连接孔开始计数，并以与第一个计数连接孔的间距A的倍数进行计数。

在一些实施例中，所有所述计数连接孔的形状相同，且五的倍数标位处的计数连接孔的数量及设置位置在从所述STI 2的第一端21向第二端22延伸的方向上均可以周期性变化；或者，五的倍数标位处的所述计数连接孔的数量、设置位置及形状均在从所述STI的一端向另一端延伸的方向上周期性变化。

在一些实施例中，计数结构在对热点定位时，可以从靠近所述STI 2的第二端22的第一个计数连接孔开始计数，并从所述STI 2的第二端22向第一端21延伸的方向上，以与第一个计数连接孔的间距A的倍数进行计数；当然也可以根据实际需求定制计数结构的开始位置。

以图2b为例，在从所述STI的第一端向第二端延伸的方向上，具有60个标位，在非五的倍数标位处，每个标位上均有1个计数连接孔，且这些计数连接孔的连线为一条直线（例如为第一直线），在这些标位处，相邻的计数连接孔之间间距为A（例如第1标位处和第2标位处，第3标位处和第4标位处），位于第5、10、15、20、25、30、35、40、45、50、55、60标位处的计数连接孔的数量在1~3个之间取值，且在这些标位处的每个标位处的所有计数连接孔沿垂直于第一直线的方向的连线也为一条直线（例如为第二直线），具体的，在第5标位处设置有1个计数连接孔，第一直线和第二直线之间的交点与第5标位处的计数连接孔之间的间距为A，第10标位处设置有2个计数连接孔，这2个计数连接孔之间的间距为A，且其中一个计数连接孔位于第一直线上，另一个计数连接孔位于第一直线外侧，在第15标位处设置有1个计数连接孔，第一直线和第二直线之间的交点与第15标位处的计数连接孔之间的间距为2A，在第20标位处设置有3个计数连接孔，这3个计数连接孔之间的间距为A，且其中一个计数连接孔位于第一直线上，另两个计数连接孔位于第一直线外侧（具体的位于第一直线的一侧），第25、30、35、40标位处的计数连接孔的设置位置以及数量分别依次重复第5、10、15、20标位处的计数连接孔的设置位置以及数量。同样的，第45、50、55、60标位处的计数连接孔的设置位置以及数量分别依次重复第5、10、15、20标位处的计数连接孔的设置位置以及数量。

在其他实施例中，计数结构也可以在固定标位处（例如五的倍数标位处）设置形状不同和/或数量不同的计数连接孔，以方便统计失效点对应的计数结构的位置。具体例如，在第5、10、15、20标位处的计数连接孔均为圆孔，在第25、30、35、40标位处的计数连接孔均为正方形方孔，在第45、50、55、60标位处的计数连接孔为长方形孔等。第25、30、35、40标位处的计数连接孔以及第45、50、55、60标位处的计数连接孔的数量和设置位置分别与第5、10、15、20标位处的计数连接孔的数量和设置位置相同。

在所述第一连接孔6和计数连接孔51上形成第一金属层4，所述第一金属层4包括多个方形第一金属块41，所述第一金属块41设置在STI 2上方，在本实施例中，所述第一金属块41呈阵列分布，即每个所述STI 2上方均放置相同数量的第一金属块41，且每个所述STI 2上方的第一金属块41之间的间隙相同、大小相同，使得所述第一金属层4暴露出所有所述AA区1，可以避免从衬底的背面进行电性测试定位时，热点K（失效点）没有被所述第一金属层4遮盖，还使得在剥层处理时，第一金属层4可以对所述热点K进行定位，如图3所示，热点K位于阵列分布的第一金属块41从上向下第3行和第4行之间，从左向右第4列处，以便于观察热点K的位置。

在所述第一金属层4上方还形成有若干个堆叠设置的第二金属层，每个所述第二金属层均包括阵列分布的第二金属块，所述第二金属块堆叠在所述第一金属块上，并暴露出所述AA区1，使得所有的金属层都没有遮挡热点。

综上所述，本发明提供一种GOI测试电路结构，通过在每个STI上方增设一计数结构，在每个计数结构上形成第一金属层，该第一金属层由多个第一金属块阵列排布，且每行的第一金属块均位于一个所述STI上方，可以实现电性测试热点的清晰定位，并为物理剥层以及FIB切截面制备TEM样品时提供热点定位的标准，大大改善了GOI测试失效分析的效率，以及切中目标位置截面的成功率。另一方面，增加计数结构和第一金属层的方式在制程上可实现性强，具有很高的实用价值。

此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语 “第一”、“第二”等的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种GOI测试电路结构，其特征在于，包括形成于一衬底内的多个呈条状且平行设置的AA区，相邻的所述AA区之间形成有STI，所述衬底上依次形成有栅氧化层、多晶硅栅极和多个计数结构，所有所述计数结构平行设置，且每个所述计数结构对应设置在一个所述STI上方，每个所述计数结构靠近一个所述AA区设置，并用于对所述AA区中的热点进行定位。

2.如权利要求1所述的GOI测试电路结构，其特征在于，所述计数结构的延伸方向与所述AA区的延伸方向相同，且每个所述计数结构均为由多个计数连接孔定向排列组成的点状标尺。

3.如权利要求2所述的GOI测试电路结构，其特征在于，在从所述STI的一端向另一端延伸的方向上具有N个标位，相邻两个标位之间的间距均为A，其中，A的取值范围为0.1μm~0.2μm；

4.如权利要求2所述的GOI测试电路结构，其特征在于，所有所述计数连接孔的形状相同，且五的倍数标位处的所述计数连接孔的数量及设置位置均在从所述STI的一端向另一端延伸的方向上周期性变化。

5.如权利要求2所述的GOI测试电路结构，其特征在于，五的倍数标位处的所述计数连接孔的数量、设置位置及形状均在从所述STI的一端向另一端延伸的方向上周期性变化。

6.如权利要求2所述的GOI测试电路结构，其特征在于，还包括形成于所述计数连接孔上的第一金属层，所述第一金属层设置在所述STI上方，并暴露出所述AA区上方的所述多晶硅栅极。

7.如权利要求6所述的GOI测试电路结构，其特征在于，所述第一金属层包括多个第一金属块，所有所述第一金属块呈阵列分布。

8.如权利要求7所述的GOI测试电路结构，其特征在于，所述第一金属块为方形金属块。

9.如权利要求7所述的GOI测试电路结构，其特征在于，在所述第一金属层上还形成有若干个堆叠设置的第二金属层，每个所述第二金属层均包括阵列分布的第二金属块，所述第二金属块堆叠在所述第一金属块上，并暴露出所述AA区。

10.如权利要求1所述的GOI测试电路结构，其特征在于，还包括多个第一连接孔，多个所述第一连接孔设置在所述AA区的两端，以及所有所述AA区两侧的所述多晶硅栅极上。