CN114324959A - 一种基于fpga和arm的复相关法测频方法及系统 - Google Patents

Abstract

本发明公开了一种基于FPGA和ARM的复相关法测频方法及系统，其中，系统包括：FPGA芯片和ARM芯片，FPGA芯片的输入端与待测信号连接，FPGA芯片的输出端与ARM芯片连接；FPGA芯片包括：依次连接的信号处理单元、复信号构造单元和复自相关运算单元，ARM芯片包括：依次连接的反正切运算单元、测频测速解算单元和通信接口复自相关运算；该系统采用FPGA+ARM的架构，在满足测频高实时性和高分辨率的要求下，减少了复相关测频算法占用的存储空间，运算量小、实时性强、测频精度高、硬件实现简单。

Description

一种基于FPGA和ARM的复相关法测频方法及系统

技术领域

本发明涉及复相关法测频技术领域，具体涉及一种基于FPGA和ARM的复相关法测频方法及系统。

背景技术

目前多普勒频偏测量技术大量运用在多普勒测速仪器中，多普勒测速仪器属于高精度测速仪器，其对频率测量实时性和精度都有较高要求。目前常用的频率测量方法有FFT测频法、ZOOM-FFT测频法、过零检测法、复相关测频法。其中FFT测频法在频率分辨率和计算复杂度上不可兼得，因此不能同时满足实时性和频率分辨率要求；ZOOM-FFT是对FFT的改进，在相同频率分辨率下降低了计算复杂度，但其依然受频率分辨率限制；过零检测法原理简单，运算量小，但对噪声非常敏感，测量精度受观测样本数量和噪声影响很大，不适用于工程实践中；复相关测频法具有运算量小、测频精度高、受信噪比影响较小、可用于宽带信号频偏测量、便于硬件实现等优点，成为目前大多数多普勒频偏测量系统采用的测频方法。

大多数复相关法测频系统采用DSP实现，少数采用FPGA实现，目前两种实现方法存在以下问题：

a)都需要大量存储空间缓存参与运算的数据，一般需要外扩缓存器才能满足实际使用需求，增加了系统硬件复杂度；

b)利用DSP实现复相关法测频，当存在多路信号时，为了满足测频系统实时性要求，一般需要多片DSP分别处理多路信号才能满足实时性要求，因此利用DSP实现复相关法测频技术的硬件复杂度太高；

c)FPGA具有运算速度高、实时性更强、可多路并行运算等优点，但是使用FPGA实现复相关法测频时，复相关法测频中需要进行反正切运算，用FPGA实现反正切运算复杂度较高，一般采用查找表来代替，当精度要求较高时，查找表占用的资源非常庞大，并且建立庞大的查找表也非常繁琐，实现难度较大；

d)利用FPGA实现的复相关法测频技术，一般需要在FPGA外围加通信协议控制芯片才能将测量结果发送出去，尤其在需要提供多种通信接口时，测频系统软硬件都较为复杂。

发明内容

针对上述问题，发明人提供了一种要应用于各种多普勒测速仪器中的复相关法测频系统和方法，采用FPGA+ARM的方式，在满足测频高实时性和高分辨率的要求下，减少了复相关测频算法占用的存储空间，运算量小、实时性强、测频精度高、硬件实现简单。

根据第一方面，本发明提供了一种基于FPGA和ARM的复相关法测频系统，包括：FPGA芯片和ARM芯片，所述FPGA芯片的输入端与待测信号连接，所述FPGA芯片的输出端与ARM芯片连接；

所述FPGA芯片包括：依次连接的信号处理单元、复信号构造单元和复自相关运算单元，所述ARM芯片包括：依次连接的反正切运算单元、测频测速解算单元和通信接口，所述反正切运算单元与复自相关运算单元连接；

所述信号处理单元用于将获取到的待测信号依次进行转换、滤波处理和消除带外噪声；

所述复信号构造单元用于将经所述信号处理单元处理后的待测信号处理成由实部信号和虚部信号构成的复信号；

所述复自相关运算单元用于对所述复信号进行复自相关运算；

所述反正切运算单元用于将复自相关运算结果进行反正切运算；

所述测频测速解算单元用于对反正切运算结果进行多普勒频偏解算后，基于多普勒测速原理算出测量结果；

所述通信接口用于输出测量结果。

进一步地，所述复信号构造单元包括：数字振荡器、两路正交信号处理单元，所述数字振荡器分别与两路所述正交信号处理单元连接，所述数字振荡器用于生成两路正交信号；

每路所述正交信号处理单元包括：依次连接的待测信号乘法器、FIR低通滤波器和重采样模块；

所述待测信号乘法器与信号处理单元连接，用于将经所述信号处理单元处理后的待测信号与数字振荡器生成的正交信号相乘得到混频信号；

两路混频信号分别经过两个FIR低通滤波器后得到一对希尔伯特变换对；

所述重采样模块用于对所述希尔伯特变换对进行降采样处理，得到实部信号和虚部信号。

进一步地，所述复自相关运算单元包括：实部信号移位寄存器、虚部信号移位寄存器、自相关运算单元和互相关运算单元，所述实部信号移位寄存器与实部信号连接，所述虚部信号移位寄存器与虚部信号连接；所述实部信号移位寄存器用于对所述实部信号进行延时处理；所述虚部信号移位寄存器用于对所述虚部信号进行延时处理；

所述自相关运算单元包括：实部自相关乘法器、虚部自相关乘法器、实部自相关累加器、虚部自相关累加器和加法器，所述实部自相关乘法器分别与实部信号、实部信号移位寄存器和实部自相关累加器连接，所述虚部自相关乘法器分别与虚部信号、虚部信号移位寄存器和虚部自相关累加器连接，所述实部自相关累加器和虚部自相关累加器均与加法器连接，所述加法器与反正切运算单元连接；

所述互相关运算单元包括：实部互相关乘法器、虚部互相关乘法器、实部互相关累加器、虚部互相关累加器和减法器，所述实部互相关乘法器分别与实部信号、虚部信号移位寄存器和实部互相关累加器连接，所述虚部互相关乘法器分别与虚部信号、实部信号移位寄存器和虚部互相关累加器连接；所述实部互相关累加器和虚部互相关累加器均与减法器连接，所述减法器与反正切运算单元连接；

所述部自相关累加器、虚部自相关累加器、实部互相关累加器、虚部互相关累加器均带有清零端。

进一步地，所述信号处理单元包括：模数转换模块、FIR数字滤波器，所述模数转换模块用于将待测信号转换成数字信号；所述FIR数字滤波器用于对待测数字信号进行数字滤波处理。

根据第二方面，本发明还提供了一种利用如上所述系统的测频方法，包括以下步骤：

信号处理步骤：信号处理单元将获取到的待测信号依次进行模数转换和数字滤波处理；

复信号构造步骤：将经信号处理单元处理后的待测信号处理成由实部信号和虚部信号构成的复信号；

运算步骤：将复信号依次进行复自相关运算、反正切运算和速度解算后得出测量结果；

输出步骤：将测量结果通过通信接口输出。

进一步地，所述复信号构造步骤包括：

正交信号生成步骤：利用数字振荡器生成两路正交信号；

混频步骤：利用待测信号乘法器将正交信号与经信号处理单元处理后的待测信号相乘，得到两路混频信号；

复信号生成步骤：将两路混频信号经FIR低通滤波器处理后得到一对希尔伯特变换对，再将希尔伯特变换对进行降采样处理后组成复信号。

进一步地，所述运算步骤包括：

复自相关运算步骤：分别将实部信号和虚部信号进行延时处理，得到实部延时信号和虚部延时信号；将实部信号与实部延时信号、虚部信号与虚部延时信号分别进行自相关运算后相加，得到复自相关实部；将实部信号与虚部延时信号、虚部信号与实部延时信号分别进行互相关运算后相减，得到复自相关虚部；

反正切运算：基于所述复自相关实部和复自相关虚部，利用反正切函数进行运算；

速度解算步骤：将反正切运算结果根据互协方差理论进行多普勒频偏解算，然后再根据多普勒测速原理解算出测量结果。

相比现有技术，本发明的有益效果：

(1)本发明提供的基于FPGA和ARM的复相关法测频方法及系统，利用FPGA+ARM满足了多普勒频偏测量系统对高实时性、高频率分辨率、多路并行处理等要求，硬件构成较为简单，硬件平台实现成本和开发难度都大为降低，可加快开发进度，并且软件有较强的可移植性。

(2)利用带清零端的累加器实现相关运算，不必保存参与相关运算的数据样本，另外对参与运算的信号进行下变频和重采样处理，从而减少了算法所需的存储空间和逻辑单元。

(3)充分发挥了FPGA和ARM的优势，利用FPGA完成多路信号的复信号构造和复自相关运算，降低了现有使用DSP实现复相关法测频时，对于多路信号需要多片DSP的复杂性问题，利用ARM调用数学函数即可完成反正切浮点运算和浮点数乘除运算，降低了开发难度和加快了开发进度。

附图说明

图1为发明提供的基于FPGA和ARM的复相关法测频系统的系统示意图；

图2为实施例1中的基于FPGA和ARM的复相关法测频系统的系统框图。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。

本发明旨在提供一种复相关法测频系统，通过算法改进，降低存储空间和运算量需求，以解决使用DSP实现时硬件复杂度较高，使用FPGA实现时反正切运算实现较难以及通信接口实现较为复杂等技术问题。

实施例1

如图1-2所示，本发明提供了一种基于FPGA和ARM的复相关法测频系统，包括：FPGA芯片和ARM芯片，FPGA芯片的输入端与待测信号连接，FPGA芯片的输出端与ARM芯片连接。FPGA芯片包括：依次连接的信号处理单元、复信号构造单元和复自相关运算单元。ARM芯片包括：依次连接的反正切运算单元、测频测速解算单元和通信接口，反正切运算单元与复自相关运算单元连接，通信接口与用户连接。通信接口包括常用的I2C、UART、ETH、CAN等通信接口。该系统采用FPGA+ARM架构，在满足测频高实时性和高分辨率的要求下，减少复相关测频算法占用的存储空间，无需在处理器上外扩动态存储器，利用FPGA作为主要运算处理器，可并行完成多路复相关运算，利用一片资源丰富的FPGA即可替代多片DSP，从而降低硬件复杂度。最后利用ARM自带丰富的外设接口来实现对外通信，软硬件实现较简单，缩短开发周期。

具体地，信号处理单元包括：模数转换模块和FIR数字滤波器。复信号构造单元包括：数字振荡器、两路正交信号处理单元，数字振荡器分别与两路所述正交信号处理单元连接，数字振荡器用于生成两路正交信号。每路正交信号处理单元包括：依次连接的待测信号乘法器、FIR低通滤波器和重采样模块。待测信号乘法器与FIR数字滤波器连接。复自相关运算单元包括：实部信号移位寄存器、虚部信号移位寄存器、自相关运算单元和互相关运算单元，实部信号移位寄存器与实部信号连接，虚部信号移位寄存器与虚部信号连接；实部信号移位寄存器用于对实部信号进行延时处理。虚部信号移位寄存器用于对虚部信号进行延时处理。

自相关运算单元包括：实部自相关乘法器、虚部自相关乘法器、实部自相关累加器、虚部自相关累加器和加法器，实部自相关乘法器分别与实部信号、实部信号移位寄存器和实部自相关累加器连接，虚部自相关乘法器分别与虚部信号、虚部信号移位寄存器和虚部自相关累加器连接，实部自相关累加器和虚部自相关累加器均与加法器连接，加法器与反正切运算单元连接。互相关运算单元包括：实部互相关乘法器、虚部互相关乘法器、实部互相关累加器、虚部互相关累加器和减法器，实部互相关累加器和虚部互相关累加器均与减法器连接，减法器与反正切运算单元连接。

该系统的工作流程如下：

信号处理步骤：待测信号接入FPGA芯片后，由模数转换模块将待测模拟信号转换为数字信号，然后再调用FIR数字滤波器完成数字信号滤波处理，从而消除带外噪声，提高信噪比。

复信号构造步骤：利用数字振荡器生成两路正交信号，然后再利用两组待测信号乘法器将正交信号与待测信号相乘，得到两路混频信号，两路混频信号通过两个FIR低通滤波器后得到一对希尔伯特变换对，为了减少后面运算所需的存储空间，再利用重采样模块对希尔伯特变换对进行降采样处理，将它们分别作为实部信号Xr(t)和虚部信号Xi(t)，从而构成复信号。

运算步骤：对复信号进行复自相关运算。即：

将实部信号和虚部信号分别通过实部信号移位寄存器和虚部信号移位寄存器完成延时处理，得到实部延时信号Xr(t-Δt)和虚部延时信号Xi(t-Δt)，利用实部自相关乘法器将实部信号Xr(t)与实部延时信号Xr(t-Δt)进行相乘运算，得到实部自相乘信号Xrr(t)，再将实部自相乘信号Xrr(t)送入实部自相关累加器。同理，分别利用虚部自相关乘法器、实部互相关乘法器和虚部互相关乘法器分别完成虚部信号Xi(t)与虚部延时信号Xi(t-Δt)、实部信号Xr(t)与虚部延时信号Xi(t-Δt)、虚部信号Xi(t)与实部延时信号Xr(t-Δt)的相乘运算，从而得到虚部自相乘信号Xii(t)、实部互相乘信号Xri(t)、虚部互相乘信号Xir(t)。然后再将4路相乘信号分别送入实部自相关累加器、虚部自相关累加器、实部互相关累加器和虚部互相关累加器，4个累加器带清零端，清零端控制由参与复自相关运算的信号脉宽来决定，当信号不参与复自相关运算时，对累加器一直清零，需要计算复自相关时，累加器完成相乘信号的累加，从而实现了两路自相关运算和两路互相关运算，2组自相关运算结果Srr和Sii相加得到复自相关运算结果的实部R，2组互相关运算结果Sri和Sir相减得到复自相关运算的虚部I，FPGA通过总线将运算实部R和虚部I发送给ARM。ARM接收到复自相关运算结果的实部R和虚部I后，调用数学函数库中反正切函数atan2完成反正切运算，再根据复相关测频原理Δf＝atan2(R/I)/(2πΔt)完成多普勒频偏解算，根据多普勒测速原理，速度v＝c*Δf/(2*f₀)完成速度解算。

输出步骤：利用通信接口将测量结果打包后发给用户使用。

以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。

Claims (7)

1.一种基于FPGA和ARM的复相关法测频系统，其特征在于，包括：FPGA芯片和ARM芯片，所述FPGA芯片的输入端与待测信号连接，所述FPGA芯片的输出端与ARM芯片连接；

所述FPGA芯片包括：依次连接的信号处理单元、复信号构造单元和复自相关运算单元，所述ARM芯片包括：依次连接的反正切运算单元、测频测速解算单元和通信接口，所述反正切运算单元与复自相关运算单元连接；

所述信号处理单元用于将获取到的待测信号依次进行模数转换、数字滤波处理；

所述复信号构造单元用于将经所述信号处理单元处理后的待测信号通过希尔伯特变换处理成由实部信号和虚部信号构成的复信号；

所述复自相关运算单元用于对所述复信号进行复自相关运算；

所述反正切运算单元用于将复自相关运算结果进行反正切运算；

所述测频测速解算单元用于对反正切运算结果进行多普勒频偏解算后，基于多普勒测速原理算出测量结果；

所述通信接口用于输出测量结果。

2.如权利要求1所述的系统，其特征在于，所述复信号构造单元包括：数字振荡器、两路正交信号处理单元，所述数字振荡器分别与两路所述正交信号处理单元连接，所述数字振荡器用于生成两路正交信号；

每路所述正交信号处理单元包括：依次连接的待测信号乘法器、FIR低通滤波器和重采样模块；

所述待测信号乘法器与信号处理单元连接，用于将经所述信号处理单元处理后的待测信号与数字振荡器生成的正交信号相乘得到混频信号；

两路混频信号分别经过两个FIR低通滤波器后得到一对希尔伯特变换对；

所述重采样模块用于对所述希尔伯特变换对进行降采样处理，得到实部信号和虚部信号。

3.如权利要求2所述的系统，其特征在于，所述复自相关运算单元包括：实部信号移位寄存器、虚部信号移位寄存器、自相关运算单元和互相关运算单元，所述实部信号移位寄存器与实部信号连接，所述虚部信号移位寄存器与虚部信号连接；所述实部信号移位寄存器用于对所述实部信号进行延时处理；所述虚部信号移位寄存器用于对所述虚部信号进行延时处理；

所述自相关运算单元包括：实部自相关乘法器、虚部自相关乘法器、实部自相关累加器、虚部自相关累加器和加法器，所述实部自相关乘法器分别与实部信号、实部信号移位寄存器和实部自相关累加器连接，所述虚部自相关乘法器分别与虚部信号、虚部信号移位寄存器和虚部自相关累加器连接，所述实部自相关累加器和虚部自相关累加器均与加法器连接，所述加法器与反正切运算单元连接；

所述互相关运算单元包括：实部互相关乘法器、虚部互相关乘法器、实部互相关累加器、虚部互相关累加器和减法器，所述实部互相关乘法器分别与实部信号、虚部信号移位寄存器和实部互相关累加器连接，所述虚部互相关乘法器分别与虚部信号、实部信号移位寄存器和虚部互相关累加器连接；所述实部互相关累加器和虚部互相关累加器均与减法器连接，所述减法器与反正切运算单元连接；

所述部自相关累加器、虚部自相关累加器、实部互相关累加器、虚部互相关累加器均带有清零端。

4.如权利要求1所述的系统，其特征在于，所述信号处理单元包括：模数转换模块、FIR数字滤波器，所述模数转换模块用于将待测模拟信号转换成数字信号；所述FIR数字滤波器用于对待测数字信号进行数字滤波处理，消除带外噪声。

5.一种利用权利要求1-4任一项所述系统的测频方法，其特征在于，包括：

信号处理步骤：信号处理单元将获取到的待测信号依次进行转换和滤波处理；

复信号构造步骤：将经信号处理单元处理后的待测信号处理成由实部信号和虚部信号构成的复信号；

运算步骤：将复信号依次进行复自相关运算、反正切运算和速度解算后得出测量结果；

输出步骤：将测量结果通过通信接口输出。

6.如权利要求5所述的方法，其特征在于，所述复信号构造步骤包括：

正交信号生成步骤：利用数字振荡器生成两路正交信号；

混频步骤：利用待测信号乘法器将正交信号与经信号处理单元处理后的待测信号相乘，得到两路混频信号；

复信号生成步骤：将两路混频信号经FIR低通滤波器处理后得到一对希尔伯特变换对，再将希尔伯特变换对进行降采样处理后组成复信号。

7.如权利要求6所述的方法，其特征在于，所述运算步骤包括：

复自相关运算步骤：分别将实部信号和虚部信号进行延时处理，得到实部延时信号和虚部延时信号；将实部信号与实部延时信号、虚部信号与虚部延时信号分别进行自相关运算后相加，得到复自相关实部；将实部信号与虚部延时信号、虚部信号与实部延时信号分别进行互相关运算后相减，得到复自相关虚部；

反正切运算：基于所述复自相关实部和复自相关虚部，利用反正切函数进行运算；

速度解算步骤：将反正切运算结果根据互协方差理论进行多普勒频偏解算，然后再根据多普勒测速原理解算出测量结果。

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