CN114286106B - 一种基于MPSoC的多路SDI视频极低延时编码系统 - Google Patents
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Abstract
本申请提供了一种基于MPSoC的多路SDI视频极低延时编码系统及方法，属于视频编解码技术领域，具体包括图像传感器、基于MPSoC芯片的编码系统核心板和解码系统核心板，图像传感器用于产生多路SDI视频源，通过视频流传输至编码系统核心板；编码系统核心板用于对SDI视频源进行图像的采集预处理和编码，通过流码传输至解码系统核心板；解码系统核心板用于对编码系统核心板输出的视频流进行解码；编码系统核心板和解码系统核心板在亚帧率级别进行操作，采用多级流水slice并行的方式降低整个编解码系统的延时。通过本申请的处理方案，可以有效提高编码效率，降低整个编解码系统的延时。
Description
技术领域
本申请涉及视频编解码技术领域，尤其涉及一种基于MPSoC的多路SDI视频极低延时编码系统。
背景技术
视频编解码系统一般包括视频源模块、采集预处理模块、编码模块、传输和解码模块，这些模块在实现其功能时都会对链路造成一定的延时。尤其在一些实时性要求较高的应用，比如无人机领域，高速飞行状态下的无人机，如果不能获取低延时图像，那么地面操控人员无法实时对无人机进行操控，可能造成难以估计的损失。再如视频制导应用中，由于导弹处于高速飞行状态，如果不能及时获取飞行视频，那么地面操控人员无法实时进行目标定位和制导，后果不堪设想。视频编解码的延时在整个视频编解码应用中占比较大，通常的视频编码是在帧的级别进行操作，每次一帧视频在内存中缓存完之后再开启视频编码操作，该操作方式无法达到亚帧率级别的编解码操作，延时较大。因此如何实现亚帧率级别的编码研究成为视频编码领域的一个重要研究课题。
发明内容
有鉴于此，本申请实施例提供一种基于MPSoC的多路SDI视频极低延时编码系统，可以降低整个编解码系统的延时。
本申请实施例提供一种基于MPSoC的多路SDI视频极低延时编码系统，所述系统包括图像传感器、基于MPSoC芯片的编码系统核心板和解码系统核心板，
所述图像传感器用于产生多路SDI视频源，通过视频流传输至所述编码系统核心板；
所述编码系统核心板用于对所述SDI视频源进行图像的采集预处理和编码，通过流码传输至所述解码系统核心板；
所述解码系统核心板用于对所述编码系统核心板输出的视频流进行解码；
所述编码系统核心板和所述解码系统核心板在亚帧率级别进行操作，采用多级流水slice并行的方式降低整个编解码系统的延时；
其中，所述编码系统核心板包括SDI解码模块、PL端和PS端，
所述SDI解码模块的输入端与所述图像传感器连接，输出端与所述PL端通信连接，所述SDI解码模块用于解码所述SDI视频源；
所述PL端与所述PS端通过AXI总线进行通信连接，所述PL端用于接收所述SDI解码模块输出的解码后的SDI视频源，并对其进行图像的采集预处理和编码，形成编码视频信号；
所述PS端用于将所述编码视频信号传输至所述解码系统核心；
所述PL端包括BT1120模块、DMA模块、VCU编码模块和Snoop模块，所述PS端包括DDR存储器，
所述BT1120模块用于解码所述SDI解码模块输出的解码后的SDI视频源，分离视频在FPGA内部传输过程中所需要的行、场及使能信号；
所述DMA模块用于接收所述BT1120模块输出的视频信号并将其转化为AXI总线信号传入所述PS端，由所述PS端的内总线与所述DDR存储器进行交互实现缓存；
所述Snoop模块用于通过探测所述DMA模块的AXI总线上的视频信号，以控制所述DMA模块写事务和所述VCU编码模块编码在slice级别操作；
所述VCU编码模块用于视频的极低延时编码，编码通道经过所述Snoop模块与所述PS端进行互联；
采用所述基于MPSoC的多路SDI视频极低延时编码系统，实现一种基于MPSoC的多路SDI视频极低延时编码方法，所述方法包括如下步骤：
步骤a，视频采集预处理的时候先采集预处理slice0，处理完slice0之后立刻将slice0数据送到VCU编码模块进行编码，同时BT1120模块和DMA模块开始采集slice1；
步骤b，当VCU编码模块收到slice0之后立刻编码slice0，编码完成之后立即传输slice0到解码端，同时通知BT1120模块和DMA模块发送slice1；
步骤c，解码端接收到slice0之后立刻解码，解码完成之后等待slice1；
步骤d，BT1120模块和DMA模块处理完前一帧全部的slice之后就继续处理后一帧的slice0，如此循环构成多级流水的多slice并行。
根据本申请实施例的一种具体实现方式，所述DMA模块由所述PS端通过AXI Lite总线进行缓存区域配置。
根据本申请实施例的一种具体实现方式，所述编码系统核心板的PS端包括处理器模块、DDR存储器、DP模块、Uart模块和器件物理接口，
所述处理器模块用于对所述PL端的信号数据进行处理并控制接口对外通讯；
所述DDR存储器用于通过所述PS端的内总线与所述DMA模块的AXI总线信号进行交互，实现视频信号的缓存；
所述DP模块用于视频信号的显示；
所述Uart模块用于系统整机调试；
所述器件物理接口用于将编码视频信号传输至所述解码系统核心板。
根据本申请实施例的一种具体实现方式，所述处理器模块采用Cortex-A53处理器。
根据本申请实施例的一种具体实现方式，所述SDI解码模块采用GV7704芯片。
根据本申请实施例的一种具体实现方式，所述解码系统核心板包括PL端和PS端，PL端和PS端通过AXI总线通讯连接，所述PL端内包括VCU解码模块，所述VCU解码模块的视频解码通道通过所述AXI总线连接到所述PS端。
根据本申请实施例的一种具体实现方式，所述MPSoC芯片的型号为Xilinx ZynqUltraScale MPSoC ZU4EV芯片。
有益效果
本申请实施例中的基于MPSoC的多路SDI视频极低延时编码系统，通过减少整个编解码系统的处理粒度，在亚帧率级别对视频编解码操作，以及系统对不同的数据可在同一时刻进行视频采集预处理、视频编码、码流传输和视频解码，采用多级流水slice并行的方式进行解码编码，让每一个编解码流程中的处理器都处于工作状态，能有效的提高编码效率，降低整个编解码系统的延时。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为根据本发明一实施例的基于MPSoC的多路SDI视频极低延时编码系统框架图；
图2为根据本发明一实施例的基于MPSoC的多路SDI视频极低延时编码系统的编码系统核心板和解码系统核心板结构图；
图3为根据本发明一实施例的基于MPSoC的多路SDI视频极低延时编码系统的多级流水slice并行时序分析图；
图4为根据本发明一实施例的基于MPSoC的多路SDI视频极低延时编码系统的数据流向示意图。
具体实施方式
下面结合附图对本申请实施例进行详细描述。
以下通过特定的具体实例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其他优点与功效。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。本申请还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本申请的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
要说明的是，下文描述在所附权利要求书的范围内的实施例的各种方面。应显而易见，本文中所描述的方面可体现于广泛多种形式中，且本文中所描述的任何特定结构及/或功能仅为说明性的。基于本申请，所属领域的技术人员应了解，本文中所描述的一个方面可与任何其它方面独立地实施，且可以各种方式组合这些方面中的两者或两者以上。举例来说，可使用本文中所阐述的任何数目个方面来实施设备及/或实践方法。另外，可使用除了本文中所阐述的方面中的一或多者之外的其它结构及/或功能性实施此设备及/或实践此方法。
还需要说明的是，以下实施例中所提供的图示仅以示意方式说明本申请的基本构想，图式中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
另外，在以下描述中，提供具体细节是为了便于透彻理解实例。然而，所属领域的技术人员将理解，可在没有这些特定细节的情况下实践所述方面。
下面参照附图1-4对本申请的基于MPSoC的多路SDI视频极低延时编码系统进行详细描述。
如图1所示，基于MPSoC的多路SDI视频极低延时编码系统整体框架由图像传感器、编码系统核心板、解码系统核心板三部分组成：图像传感器部分产生多路SDI视频源，路数不多于4路。编码系统核心板主要完成图像的采集预处理和编码工作，编码后的视频流通过器件物理接口传输到解码系统核心板，需要说明的是，器件物理接口的种类包括网络、USB等，但不局限于此。解码系统核心板接收到视频流后可进行解码，后续可用于画面显示。另外为方便说明，假设一帧图像划分为四个slice，实际应用中slice数目可以为4、8、16、32、64，但不局限于此。
编码系统核心板及解码系统核心板的硬件结构参照图2，首先对编码系统核心板进行描述，包括SDI解码模块、PL端的FPGA模块及PS端模块三部分，SDI解码模块的输入端与图像传感器连接，SDI解码模块的输出端与PL端通信连接，SDI解码模块用于解码SDI视频源；PL端与PS端通过AXI总线进行通信连接，PL端用于接收SDI解码模块输出的解码后的SDI视频源，并对其进行图像的采集预处理和编码，形成编码视频信号；PS端用于将编码视频信号传输至解码系统核心板。
具体的，PL端FPGA部分包括BT1120模块、DMA模块、VCU编码模块和Snoop模块。所述的SDI解码模块用来解码输入系统的SDI视频信号，本实施例采用Semtech公司的GV7704芯片用于SDI视频信号的解码，将SDI视频信号解码为BT1120视频信号输入给PL部分。
BT1120模块用于解码输入的BT1120视频信号，分离视频在FPGA内部传输过程中所需要的行、场及使能信号。
DMA模块用于视频信号的缓存，其将视频信号转化为AXI总线信号传入PS端，再由PS端的内总线与DDR进行交互，实现视频的缓存。所述的DMA模块可以由PS端通过AXILite总线进行缓存区域配置。
VCU编码模块用于视频的编码，为了实现极地延时编码，其编码通道需经过Snoop模块再与PS端进行互联。
Snoop模块用于实现极低延时编码，其通过探测DMA的AXI总线上的视频信号，以控制DMA写事务和VCU编码模块能在slice级别操作。
其次，解码系统核心板同样也包括PL端和PS端，PL端和PS端通过AXI总线通讯连接，解码系统核心板的PL端包括VCU解码模块，用于对编码系统核心板传输过来的视频进行解码，其解码通道通过AXI总线连接到所述PS端。
编码系统核心板和解码系统核心板的PS端均包括处理器模块、DDR存储器、DP模块、Uart模块和器件物理接口，所述处理器模块用于对PL端的信号数据进行处理。所述编码系统核心板的DDR存储器用于通过对应PS端的内总线与所述DMA模块的AXI总线信号进行交互，实现视频信号的缓存。所述DP模块用于视频信号的显示；所述Uart模块用于系统整机调试；所述器件物理接口用于实现编码视频信号的传输，编码系统核心板和解码系统核心板的器件物理接口相互连接，实现编码视频信号的传输。其中，器件物理接口包括网口和USB接口。
优选的，处理器模块采用Cortex-A53处理器，所述SDI解码模块采用GV7704芯片。
参照图3，基于MPSoC的多路SDI视频极低延时编码系统的工作流程,包括以下步骤：
步骤a，视频采集预处理的时候先采集预处理slice0，处理完slice0之后立刻将slice0数据送到VCU编码模块进行编码，同时图像采集模块(BT1120模块和DMA模块)开始采集slice1；
步骤b，当VCU编码模块收到slice0之后立刻编码slice0，编码完成之后立即传输slice0到VCU解码模块，同时通知图像采集模块发送slice1；
步骤c，VCU解码模块接收到slice0之后立刻解码，解码完成之后等待slice1；
步骤d，图像采集模块处理完前一帧全部的slice之后就继续处理后一帧的slice0，如此循环构成多级流水的多slice并行。
需要说明的是，虽然多个slice并行的方式可以充分利用各个模块的处理性能，但是过多的slice划分会增加核间的通讯和系统缓存，实际需要根据具体应用场景选择。
在一个优选的实施例中，基于MPSoC的多路SDI视频极低延时编码系统，是在Xilinx Zynq UltraScale MPSoC ZU4EV、内存DDR存储器为4GB、操作系统为Linux 5.4环境，采用4路SDI视频输入。Xilinx第二代Zynq平台的Zynq UltraScale MPSoC EV系列芯片集成了编解码VCU硬核，可实现最高4K 60FPS视频的H.265同时编解码。并且，该芯片集成了APU、RPU、GPU等处理核心以及丰富的FPGA可编程逻辑资源，具有良好的灵活性与可扩展性，可以很好的应用于高清视频会议、视频监控、多媒体播放等领域。
下面参照图4，详细描述本系统的数据流向，包括以下步骤：
(1)位于ZU4EV芯片PL端的DMA模块捕获SDI视频源；
(2)PL端的DMA模块把捕获到SDI视频源的帧缓存Frame Buffer写入到DDR存储器；
(3)编码模式下，在Vivado软件中设计Snoop IP软核以slice颗粒度侦测AXI总线传输事务操作，以控制视频DMA模块写事务操作和VCU编码模块从DDR存储器读取帧缓存数据有序进行；
(4)VCU编码模块向DDR存储器中写入已压缩的视频流；
(5)编码系统核心板通过网络RTP/UDP方式把已编码的视频流传输到解码系统核心板；
(6)VCU解码模块从DDR存储器中读取已压缩的视频流；
(7)VCU解码模块将解码后的视频帧缓存写入到DDR存储器中；
(8)VCU解码模块解码并写入DDR存储器；
(9)显示模块通过DMA模块读取视频帧，使用DP接口显示。
从整个视频编码系统的各个模块来看，当流水紧凑的时候，从某一时刻观察，系统对不同的数据同时在进行视频采集预处理、视频编码、码流传输和视频解码。这样的并行方式减少了整个SDI视频编解码系统的处理粒度，让每一个编解码流程中的处理器都处于工作状态，能有效的提高编码效率，降低系统延时。
本发明提出的基于MPSoC的多路SDI视频极低延时编码系统，可用于对编解码延时要求较高的环境中，如无人机领域、高清视频会议等领域，具有良好的商业价值和工程应用价值。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。
Claims (7)
1.一种基于MPSoC的多路SDI视频极低延时编码系统，其特征在于，所述系统包括图像传感器、基于MPSoC芯片的编码系统核心板和解码系统核心板，
所述图像传感器用于产生多路SDI视频源，通过视频流传输至所述编码系统核心板；
所述编码系统核心板用于对所述SDI视频源进行图像的采集预处理和编码，通过流码传输至所述解码系统核心板；
所述解码系统核心板用于对所述编码系统核心板输出的视频流进行解码；
所述编码系统核心板和所述解码系统核心板在亚帧率级别进行操作，采用多级流水slice并行的方式降低整个编解码系统的延时；
其中，所述编码系统核心板包括SDI解码模块、PL端和PS端，
所述SDI解码模块的输入端与所述图像传感器连接，输出端与所述PL端通信连接，所述SDI解码模块用于解码所述SDI视频源；
所述PL端与所述PS端通过AXI总线进行通信连接，所述PL端用于接收所述SDI解码模块输出的解码后的SDI视频源，并对其进行图像的采集预处理和编码，形成编码视频信号；
所述PS端用于将所述编码视频信号传输至所述解码系统核心板；
所述PL端包括BT1120模块、DMA模块、VCU编码模块和Snoop模块，所述PS端包括DDR存储器，
所述BT1120模块用于解码所述SDI解码模块输出的解码后的SDI视频源，分离视频在FPGA内部传输过程中所需要的行、场及使能信号；
所述DMA模块用于接收所述BT1120模块输出的视频信号并将其转化为AXI总线信号传入所述PS端，由所述PS端的内总线与所述DDR存储器进行交互实现缓存；
所述Snoop模块用于通过探测所述DMA模块的AXI总线上的视频信号，以控制所述DMA模块写事务和所述VCU编码模块编码在sl ice级别操作；
所述VCU编码模块用于视频的极低延时编码，编码通道经过所述Snoop模块与所述PS端进行互联；
采用所述基于MPSoC的多路SDI视频极低延时编码系统，实现一种基于MPSoC的多路SDI视频极低延时编码方法，所述方法包括如下步骤：
步骤a，视频采集预处理的时候先采集预处理slice0，处理完slice0之后立刻将slice0数据送到VCU编码模块进行编码，同时BT1120模块和DMA模块开始采集slice1；
步骤b，当VCU编码模块收到slice0之后立刻编码slice0，编码完成之后立即传输slice0到解码端，同时通知BT1120模块和DMA模块发送slice1；
步骤c，解码端接收到slice0之后立刻解码，解码完成之后等待slice1；
步骤d，BT1120模块和DMA模块处理完前一帧全部的sl ice之后就继续处理后一帧的slice0，如此循环构成多级流水的多slice并行。
2.根据权利要求1所述的基于MPSoC的多路SDI视频极低延时编码系统，其特征在于，所述DMA模块由所述PS端通过AXI Lite总线进行缓存区域配置。
3.根据权利要求1所述的基于MPSoC的多路SDI视频极低延时编码系统，其特征在于，所述编码系统核心板的PS端包括处理器模块、DDR存储器、DP模块、Uart模块和器件物理接口，
所述处理器模块用于对所述PL端的信号数据进行处理并控制接口对外通讯；
所述DDR存储器用于通过所述PS端的内总线与所述DMA模块的AXI总线信号进行交互，实现视频信号的缓存；
所述DP模块用于视频信号的显示；
所述Uart模块用于系统整机调试；
所述器件物理接口用于将编码视频信号传输至所述解码系统核心板。
4.根据权利要求3所述的基于MPSoC的多路SDI视频极低延时编码系统，其特征在于，所述处理器模块采用Cortex-A53处理器。
5.根据权利要求1-4任一项所述的基于MPSoC的多路SDI视频极低延时编码系统，其特征在于，所述SDI解码模块采用GV7704芯片。
6.根据权利要求1所述的基于MPSoC的多路SDI视频极低延时编码系统，其特征在于，所述解码系统核心板包括PL端和PS端，PL端和PS端通过AXI总线通讯连接，所述PL端内包括VCU解码模块，所述VCU解码模块的视频解码通道通过所述AXI总线连接到所述PS端。
7.根据权利要求1-4任一项所述的基于MPSoC的多路SDI视频极低延时编码系统，其特征在于，所述MPSoC芯片的型号为Xilinx Zynq UltraScale MPSoC ZU4EV芯片。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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