CN114270512A - 裸片上静电放电保护 - Google Patents
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- 238000000034 method Methods 0.000 claims abstract description 46
- 239000002184 metal Substances 0.000 claims description 62
- 229910052751 metal Inorganic materials 0.000 claims description 62
- 238000004804 winding Methods 0.000 claims description 61
- 239000003990 capacitor Substances 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 27
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 238000004891 communication Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 description 17
- 239000011521 glass Substances 0.000 description 14
- 239000004642 Polyimide Substances 0.000 description 13
- 229920001721 polyimide Polymers 0.000 description 13
- 230000008569 process Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 238000013461 design Methods 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 230000008901 benefit Effects 0.000 description 5
- 238000007747 plating Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000011179 visual inspection Methods 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
- H01L27/016—Thin-film circuits
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/645—Inductive arrangements
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract
公开了用于在电子设备中进行裸片上静电放电(ESD)保护的设备和方法。所公开的方面包括一种电子设备,该电子设备包括被布置在具有第一端口和第二端口的裸片内的受保护电路。第一电感器也被布置在裸片内并且电耦合到第一端口。第二电感器也被布置在裸片内并且电耦合到第二端口。第一电感器和第二电感器被布线成紧密邻近,并且被配置为使得第一电感器与第二电感器异相。
Description
相关申请的交叉引用
本专利申请要求于2019年08月22日提交的、题目为“ON-DIE ELECTROSTATICDISCHARGE PROTECTION”的临时申请No.62/890,467的权益,并且要求于2020年08月11日提交的、题目为“ON-DIE ELECTROSTATIC DISCHARGE PROTECTION”的非临时申请No.16/990,418的权益,两者被转让给本申请的受让人并且通过引用以其整体被明确并入本文中。
技术领域
本公开涉及电子设备的裸片上静电放电(ESD)保护,并且在另外的方面涉及嵌入在封装或集成电路中的滤波器或其他电路装置。
背景技术
通过有源组件的小型化,集成电路技术在提高计算能力方面取得了长足的进步。集成无源元件也已被小型化。随着频率和数据速率变得更高,需要进一步小型化集成无源组件,例如集成电路设备中的包括电感(L)元件和电容(C)元件的滤波器。此外,为了改进接收信号的质量,移动设备的某些组件可以被形成在绝缘衬底(例如,玻璃衬底)上。例如,电路组件可以被形成在玻璃衬底上以“隔离”该组件,以便减少来自移动设备的其他组件的噪声的影响。
在一些应用中,由于裸片上缺少ESD保护电路,基于电感器组件和电容器组件的集成无源设备(IPD)通常遭受较差的ESD性能。然而,在模块级添加ESD保护元件(例如电感器)会增加模块尺寸,并且如果集成无源设备(IPD)裸片在ESD电感器插入在模块中之前已经被ESD损坏,则无济于事。提供裸片上的ESD保护可以提供裸片上电路的保护,并且提供产量提高。因此,需要在裸片级实现ESD保护。
发明内容
以下发明内容标识了一些特征,并且不旨在作为所公开主题的排他性或详尽描述。在具体实施方式和所附权利要求中可以找到附加特征和另外细节。包含在发明内容中并不反映重要性。在阅读以下具体实施方式并且察看形成其一部分的附图后,附加方面对于本领域技术人员将变得明显。
根据本文公开的各个方面,至少一个方面包括一种电子设备,包括:被布置在具有第一端口和第二端口的裸片内的受保护电路;被布置在裸片内、被电耦合到第一端口的第一电感器;被布置在裸片内、被电耦合到第二端口的第二电感器,其中第一电感器和第二电感器被布置成紧密邻近,并且被配置为使得第一电感器与第二电感器异相,并且其中第一电感器和第二电感均被形成在受保护电路周围。
根据本文公开的各个方面,至少一个方面包括一种用于制造电子设备的方法,包括:制造被布置在具有第一端口和第二端口的裸片内的受保护电路;形成被布置在裸片内、被电耦合到第一端口的第一电感器;以及形成被布置在裸片内、被电耦合到第二端口的第二电感器,其中第一电感器和第二电感器被布线成紧密邻近,并且被配置为使第一电感器与第二电感器异相,其中第一电感器和第二电感均被形成在受保护电路周围。
基于附图和详细描述,与本文公开的方面相关联的其他目的和优点对于本领域技术人员将是明显的。
附图说明
附图被呈现以帮助描述本公开的实施例,并且被提供为仅用于说明所公开的各个方面而不是对其进行限制。
图1A是根据本公开的方面的描绘集成无源设备的方面的图示。
图1B是根据本公开的方面的描绘图1A的集成无源设备的一部分的图示。
图1C是根据本公开的方面的描绘金属绝缘体金属(MIM)电容器故障的方面的图示。
图2是根据本公开的方面的描绘三工器电路的图示。
图3是根据本公开的方面的裸片的一部分的截面的图示。
图4是根据本公开的方面的另一个裸片的截面部分的图像的图示。
图5是根据本公开的方面的描绘简化电路图的方面的图示。
图6是根据本公开的方面的描绘针对ESD保护的电感器的布局的方面的图示。
图7是根据本公开的方面的描绘常规电路布局与具有裸片上ESD保护的电路布局的比较的图示。
图8是根据本公开的方面的描绘常规电路布局的性能仿真与具有裸片上ESD保护的电路布局的性能仿真的比较的图示。
图9是根据本公开的方面的描绘具有裸片上ESD保护的电路布局的若干视图的图示。
图10是根据本公开的方面的描绘示例性通信系统的图示。
图11是根据本公开的方面的图示方法的方面的流程图。
图12A是根据本公开的方面的制造过程的部分的图示。
图12B是根据本公开的方面的制造过程的部分的另外图示。
具体实施方式
本公开的方面在以下针对特定实施例的描述和相关附图中被说明。在不脱离本文教导的范围的情况下,可以设计备选的方面或实施例。此外,本文的说明性实施例的众所周知的元素可以未被详细描述或可以被省略,以免混淆本公开中的教导的相关细节。
在某些描述的示例实施方式中,标识了实例,在实例中,各种组件结构和操作的部分可以取自已知的常规技术,然后根据一个或多个示例性实施例布置。在这种情况下,已知的常规组件结构和/或操作部分的内部细节可以被省略,以帮助避免对本文公开的说明性实施例中所示构思的潜在混淆。
本文使用的术语仅出于描述特定实施例的目的,并不旨在进行限制。如本文所使用的,单数形式“一”、“一个”和“该”也旨在包括复数形式,除非上下文另有明确指示。应当进一步理解,当术语“包括”、“包含”、“构成”和/或“具有”在本文中被使用时,指定所述特征、整数、步骤、操作、元素和/或组件的存在,但不排除一个或多个其他特征、整数、步骤、操作、元素、组件和/或它们的组的存在或添加。
如前所述,需要通过在裸片级上包括ESD电感器来实现ESD保护。为了减小裸片尺寸,提供了一种新电感器布局构思。在一个示例中,在输入端口和输出端口处的ESD电感器彼此电磁耦合,例如,被布线成紧密邻近并且电相位异相,例如,电流在相反方向上流动。此外,ESD电感器被配置在裸片上,以对受保护电路(例如,一个或多个滤波器、双工器、三工器等)的固有性能具有最小影响。术语“受保护”在本文中用于指示ESD事件和后续故障在由ESD电感器保护的电路上得到缓解。
图1A是包括电感器102和电容器104的集成无源设备(IPD)100的图示。例如,IPD100的多个电感器102和电容器104可以用于实现可以包括一个或多个滤波器(例如、带通、低通等)的电路。IPD 100可以被形成为玻璃上无源(POG)设备,并且电容器104可以被形成为金属绝缘体金属(MIM)电容器。在常规的POG技术中,没有ESD保护电路。IPD电路损坏的一个重要来源是由于静电ESD事件而损坏的MIM电容器。例如,在一些研究中,MIM电容器损坏是用于高频(例如,用于5G RF电路)的POG相关RF模块的第一号故障类别。低ESD阈值电压通常被发现是MIM电容器故障的根本原因。因此,裸片上ESD保护将有助于减轻该故障模式。
图1B是图1A中图示的IPD 100的包括MIM电容器的部分的图解说明。如所图示的,MIM电容器104具有损坏106,损坏106从目视检查来看是明显的。如上所述,损坏106通常是由于ESD损坏。
图1C是另一个MIM电容器的图解说明。如所图示的,MIM电容器108具有损坏区域110,该损坏区域110被更详细地图示并且从视觉检查来看也很明显。如可以看到的,由于ESD损坏造成的损坏区域110比仅仅点故障更加广泛。因此,电路故障导致不可接受的裸片性能,这又降低了具有滤波器和其他电路(该滤波器和其他电路具有MIM电容器)的裸片的有效产量。
图2是根据本公开的一个方面的包括IPD(在该情况下,三工器)的电路的示意图。图2中图示的电路的全部或一部分(例如,滤波器)可以是如本文公开的受保护电路。如上所述,多个电感器和电容器可以用于形成一个或多个滤波器,该一个或多个滤波器可以被用在RF电路(诸如所示的三工器)中。然而,应当理解,所公开的各个方面不限于该电路或所示配置。在图2中,三工器(TPX)201具有各种电感器,例如211和213,并且具有各种电容器,例如215和217,并且被布置成包括三工器。在该情况下,三工器可以经由高频带电路209、中频带电路207和低频带电路205,将来自3个分离频带的信号耦合到公共节点。如可以在图2中看到的,TPX 201主要由被布置在衬底(例如,玻璃衬底)上的无源组件(例如,电感器和电容器)组成。
图2还图示了作为TPX 201的电子设备的示例应用。例如,TPX 201可以被形成为玻璃上无源(POG)设备。TPX 201可以被集成在玻璃衬底202内。玻璃衬底202还可以包括半导体裸片206(例如,硅半导体裸片)。半导体裸片206被集成在玻璃衬底202内。半导体裸片206可以包括一个或多个有源组件,诸如一个或多个晶体管。在说明性示例中,半导体裸片206包括多个开关,每个开关包括晶体管。半导体裸片206被耦合到TPX 201。
图2还描绘了包括玻璃衬底202的设备250的电路图的说明性示例。设备250还包括被耦合到TPX 201的天线232。例如,天线232可以被耦合到TPX的输入201。在设备250的示例中,TPX 201包括多频带带通滤波器。多频带带通滤波器可以包括根据载波聚合技术的多个带通滤波器电路。例如,TPX 201可以包括多个带通滤波器电路,诸如如上所述的低频带滤波器电路、高频带滤波器电路和中频带滤波器电路。
除了TPX 201之外,设备250可以包括一个或多个其他组件,诸如一个或多个电感器、一个或多个电容器、一个或多个其他组件或其组合。例如,TPX 201可以被耦合到电容器254和电感器256。此外,TPX 201可以被耦合到电容器258和电感器260。
半导体裸片206可以包括多个开关。例如,多个开关可以包括形成在半导体裸片206内的金属氧化物半导体场效应晶体管(MOSFET)。多个开关可以包括被耦合到TPX 201的高频带电路209的一个或多个开关262的第一集合,并且还可以包括被耦合到TPX 201的中频带电路207的一个或多个开关264的第二集合。半导体裸片206还可以包括半导体裸片206的输入/输出(I/O)接口的一个或多个输出端子。
在一个方面,TPX 201被配置为:基于来自天线232的信号,生成多个信号。在说明性示例中,TPX 201被配置为将高频带(HB)信号传递到第一输出,将中频带(MB)信号传递到第二输出,并且将低频带(LB)信号传递到第三输出。HB信号、MB信号和LB信号可以对应于由无线通信系统中的发射器发送的信号。在图2的说明性示例中,第三输出(LB)未连接到开关。在其他实施方式中,第三输出可以被耦合到半导体裸片206的一个或多个开关。半导体裸片206可以将一个或多个选择的信号提供给另一个设备。例如,作为示例,半导体裸片206可以将HB信号、MB信号和LB信号中的一个或多个提供给特定设备组件,诸如提供给接收器设备的低噪声放大器(LNA)。
图2中的无源组件和有源组件的布置仅出于说明目的而被提供。存在任意数目的无源元件布置可以用于形成这种设备。此外,应当理解,提供这些说明仅是为了帮助解释和说明所公开的各个方面,而不是对其进行限制,因为本文公开的裸片上ESD保护的各个方面可以被应用于各种有源电路或无源电路。
图3是裸片300的一部分的截面的图解说明。如所图示的,多层衬底包括多个金属层,诸如玻璃衬底350上的M1 310、M2 320、M3 330和M4 340。多个穿衬底过孔370,在一个示例中可以是穿钝化过孔,并且用于电耦合金属层(例如,M1 310、M2 320、M3 330和M4 340)。MIM电容器304可以被形成在裸片300中,并且包括第一金属层(M1)310、绝缘层307和第二金属层(M2)320。可选的种子层305(金属)可以用于平滑第一金属层M1 310。多个MIM电容器304可以被形成在裸片300中。绝缘层307可以是氮化硅(SiN)化合物或任何其他适当的绝缘材料。附加金属层(例如,M3 330、M4 340)可以用于使用过孔(例如,370)在各个层之间进行互连,以将MIM电容器304连接到外部设备(例如,经由凸块下金属层(UBM)360和连接器365(例如焊球、焊料凸块、铜柱或其他外部连接器)。此外,各种金属层M1 310、M2 320、M3 330和M4 340以及过孔370可以用于将MIM电容器304连接到裸片300的内部组件,诸如其他电容器或电感器。应当理解,可以使用厚度为大约8um到16um的两个厚金属层M3 330和M4 340来形成电感器(未被图示,但在一些方面可以类似于图1中的电感器102和下面描述的ESD电感器)。电感器可以被形成为具有被布线在厚层中的绕组(例如,M3 330、M4 340),以改进电感器Q因数和RF性能。应当理解,提供这些说明仅是为了帮助解释和说明所公开的各个方面,而不是对其进行限制。例如,可以存在两个以上的厚金属层,它们可以位于不同的层中,并且可以具有不同的厚度。同样,MIM电容器304可以被形成在不同的层中,并且可以具有附加的绝缘/电介质层以及附加的导电板。
图4是另一个裸片的部分的多个截面的图解说明。多个图像提供了多层衬底的透视图,包括对多个金属层(诸如M3 430和M4 440)、连接器465、玻璃衬底450和MIM电容器404的缩放。从这些图像可以理解,图3的图示不是成比例的。图4的图示也仅用于说明。因此,应当理解,提供这些说明仅是为了帮助解释和提供所公开的各个方面的上下文,而不是对其进行限制。因此,各种元件的各种尺寸和关系不应当被解释为限制本文公开的各个方面。
图5是根据本公开的各个方面的简化电路图。如所图示的,存在两个电感器,电感器510和电感器520。电感器510被电耦合到受保护电路530的第一端口501。电感器520被电耦合到受保护电路530的第二端口502。受保护电路530可以是无源的(例如,IPD/POG设备,诸如上面讨论的)或者可以包括有源设备。例如,电感器510(L1)和520(L2)可以被电耦合到受保护电路530的输入侧和输出侧以用于ESD保护。在一些方面,电感器510(L1)和电感器520(L2)具有基本相同的电感。在一些方面,电感器510(L1)和电感器520(L2)各自具有大于或等于10nH的电感。应当理解,只要两个电感器510、520对于特定应用都足够大(例如,>10nH),两个电感器510、520就不必具有相同的电感。例如,为了维持受保护电路530(例如,带通滤波器)的性能,电感器应当被缩放成看起来像开路(例如,在操作频率下高阻抗,同时出于ESD保护的目的而具有低阻抗)。
图6是根据本公开的各个方面的用于ESD保护的电感器的布局的图形表示,该电感器在本文中可以被称为ESD电感器。如图6中所示,电子设备600包括电感器510(L1)和电感器520(L2),它们各自被布线在受保护电路530(例如,带通滤波器)的外部区域中,并且基本包围受保护电路530。电感器510(L1))和电感器520(L2)彼此电磁耦合。为了实现电磁耦合,电感器510(L1)和电感器520(L2)被布线成彼此紧密邻近。紧密邻近地布线允许电感器510、520的更好的电磁耦合。此外,电感器510(L1)和电感器520(L2)在布局中以使每个电流异相/在相反方向上流动的方式被配置,如由箭头所图示的。通过确保电感器510、520与在相反方向上流动的电流耦合,电感器510(L1)和电感器520(L2)对受保护电路530(例如,带通滤波器)的影响最小。例如,磁场被抵消,同时电感器510(L1)和电感器520(L2)的电感(用于ESD目的)被维持。然而,应当理解,可以使用其他配置来确保电感器510、520异相。例如,输入和输出可以具有在相同方向上流动的电流,但是电感器510、520的匝可以被配置为使得电磁场异相。此外,应当理解,电感器510、520的部分可以同相,因此如本文所使用的,异相的第一电感器510和第二电感器520不要求电感器510、520的所有部分都异相,而是指示电感器510、520被电磁耦合以基本上抵消另一个的场。
在所示示例中,电感器510(Ll)具有第一电感器510的输入,该输入继续到外部部分上的第一绕组部分511,第一绕组部分511跨交到在绕组的外部中心部分上的第二绕组部分512。第三绕组部分513跨交到绕组的内部中心部分。第四绕组部分514跨交到绕组的内部部分。第五绕组部分515跨交到绕组的内部中心部分。第六绕组部分516跨交到绕组的外部中心部分。第七绕组部分517跨交到绕组的外部部分,并且继续到电感器510(L1)的输出。该绕组配置产生电感器510(L1)的两匝。
同样,在所示示例中,第二电感器520(L2)绕组具有第二电感器520的输入,该输入延续到在外部部分上的第一绕组部分521,第一绕组部分521跨交到在绕组的外部中心上的第二绕组部分522。第三绕组部分523跨交到绕组的内部中心部分。第四绕组部分524跨交到绕组的内部部分。第五绕组部分525跨交到绕组的内部中心部分。第六绕组部分526跨交到绕组的外部中心部分。第七绕组部分527跨交到绕组的外部部分,并且继续到电感器520(L2)的输出。该绕组配置产生电感器520(L2)的两匝。
如从前面的描述和图示可以理解的,每个电感器510(Ll)和电感器520(L2)的绕组通过彼此跨交的各个部分而缠绕在一起,并且这改进了电磁耦合。例如,如上所述,可以使用厚金属层(例如,M3 330和M4 340)来形成电感器510(L1)和电感器520(L2),并且可以使用过孔(例如,370)来制造跨交部分,以改变层和短迹线以穿越到下一个绕组部分。然而,应当理解,提供这些说明仅是为了帮助解释和说明所公开的各个方面,而不是对其进行限制。例如,可以对每个电感器510、520使用其他绕组布线配置和匝数。例如,在一些应用中,可以仅使用一匝,而在其他应用中,可以使用两匝以上,或者绕组可以在相邻层上彼此同心布线(例如,电感器510和电感器520可以不缠绕在一起),或任何其他适当的配置,以允许紧密耦合。此外,在一些方面,第一电感器和第二电感器被形成为部分地包围受保护电路,裸片上受保护电路可以多于两个端口,并且第一电感器和第二电感器的至少部分可以被布线成同相,但其他部分异相,以便总绕组配置基本上抵消每个部分的场。本领域技术人员应当理解,电路设计考虑(诸如所需电感、可用面积和其他设计因素)可以影响布局和匝数。
图7图示了根据本公开的各个方面的,在裸片的一部分上的电子设备701的常规电路布局,与在具有裸片上ESD保护的裸片的一部分上的电子设备702的电路布局的比较。电路710可以是IPD并且可以具有多个电感器711和MIM电容器712。电路710可以被配置为带通滤波器,并且可以具有第一端口716(输入)和第二端口718(输出)以耦合到裸片上的其他电路和/或组件。带通滤波器也被耦合到接地平面715。同样,对于设备702的电路布局,受保护电路720可以是IPD,并且可以具有多个电感器721和MIM电容器722。受保护电路720也可以被配置为带通滤波器,并且可以具有第一端口726(输入)和第二端口728(输出)。带通滤波器也被耦合到接地平面725。然而,除了受保护电路720之外,第一电感器731还被耦合到受保护电路720的第一端口726(输入),并且第二电感器732还被耦合到受保护电路720的第二端口728(输出)。第一电感器731和第二电感器732还被耦合到接地平面725,接地平面725为电流流动提供路径以用于ESD保护。此外,第一电感器731和第二电感器732以确保电流流动在每个电感器中将相反的方式被耦合到受保护电路720的相应端口和接地平面725。第一电感器731和第二电感器732的绕组可以缠绕,如在图6的前述描述中更详细地说明和讨论的。应当理解,提供这些说明仅是为了帮助解释和说明所公开的各个方面,而不是对其进行限制。例如,其他电路类型和配置可以由ESD电感器(第一电感器731和第二电感器732)保护,并且电感器的绕组可以被不同地布线。这些是本领域技术人员将认识到的许多设计变化中的一些示例。
图8是根据本公开的各个方面的电子设备801的常规电路布局的仿真与具有裸片上ESD保护的电子设备802的电路布局的仿真的比较的图解说明。电子设备801和802的电路布局分别类似于关于图7描述的电子设备701和702的电路布局。因此,将不提供各种特征和细节的再现。图810图示了两种设计的插入损耗的比较,其中曲线811针对电子设备801的原始电路布局,曲线812针对电子设备802的受ESD保护的电路布局。图820图示了两种设计的回波损耗的比较,其中曲线821针对设备801的原始电路布局,曲线822针对电子设备802的受ESD保护的电路布局。可以看出,对于电子设备801、802的两种电路布局,回波损耗大致相同。由于添加的电感器的添加布局图案,出现一些附加谐振。对于E性能,设计布局可以被轻松调整。例如,基于电磁(EM)仿真对IPD内部的电容器进行调整,可以将抑制带中的衰减水平减小到可接受水平。
图9是根据本公开的各个方面的用于ESD保护的电感器的布局的图形表示。如图9中所示,电子设备900以俯视透视图、仰视透视图和平面图被示出。电子设备900类似于前面说明和讨论的电子设备600、702和802,因此将不提供所有元件的详细再现。电子设备900包括第一电感器910和第二电感器920,第一电感器910和第二电感器920各自被布线在被布置在裸片901内的受保护电路930(例如,滤波器)的外部区域中。第一电感器910和第二电感器920基本包围受保护电路930,这可以包括在所有4侧上包围受保护电路,如所图示的。第一电感器910和第二电感器920也被布线成彼此紧密邻近。此外,第一电感器910和第二电感器920被配置为使每个电流流动异相/在相反方向上,如上面所讨论的。然而,应当理解,可以使用其他配置来确保电感器910、920异相。
在所示示例中,第一电感器910的绕组被耦合到第一端口915,并且第二电感器920的绕组被耦合到第二端口925。如从前面的描述和图示可以理解的,第一电感器910的绕组和第二电感器920的绕组通过彼此跨交的各个部分而缠绕在一起,并且这改进了电磁耦合。例如,如所图示的,可以使用金属层M4 340形成第一电感器910和第二电感器920。同样,如所图示的,受保护电路930的电感器910、920也被形成在M4 340中。可以使用过孔(例如,370)来制造跨交部分,以改变层和短迹线以穿越到下一个绕组部分。例如,跨交部分940可以被形成在与第一电感器910和第二电感器920不同的金属层(例如,M3 330)中。跨交部分940在底部透视图和平面图两者中被图示。第一电感器910和第二电感器920分别通过M3中的迹线917和迹线927被耦合到受保护电路930。第一电感器910和第二电感器920还被耦合到接地平面950,接地平面950为电流流动提供路径以用于ESD保护。另外,如所图示的,接地平面950也可以被形成在M3 330和/或M4 340中。然而,应当理解,提供这些说明仅是为了帮助解释和说明所公开的各个方面,而不是对其进行限制。例如,可以对每个电感器910、920使用其他绕组布线配置和匝数。例如,可以存在四个以上或四个以下金属层,并且第一电感器910、第二电感器920和跨交部分940的形成可以被形成在除所示那些之外的其他金属层上。因此,本领域技术人员应当理解,电路设计考虑(诸如所需电感、可用面积和其他设计因素)可以影响布局、匝数等。
图10图示了示例性通信系统1000,其中设备可以包括例如参考前述描述和相关附图描述的本公开的一个或多个方面。出于说明的目的,图10示出了三个远程单元1020、1030和1050以及两个基站1040。应当理解,常规的无线通信系统可以具有更多的远程单元和基站。远程单元1020、1030和1050分别包括集成电路或其他电子设备1025、1035和1055,集成电路或其他电子设备具有一个或多个裸片,一个或多个裸片具有根据所公开的示例性方面中的一个或多个方面的裸片上ESD保护,如所要求保护的或者如参考前述公开描述并且在相关图中图示的。图10示出了从基站1040到远程单元1020、1030和1050的前向链路信号1080,并且示出了从远程单元1020、1030和1050到基站1040的反向链路信号1090。
在图10中,远程单元1020被示为移动电话,远程单元1030被示为便携式计算机,并且远程单元1050被示为无线本地环路系统中的固定位置远程单元。在数量和类型两方面,这些仅是示例。例如,远程单元1020、1030和1050可以是以下项中的一个或者是以下项的任何组合:移动电话、手持个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理(PDA))、导航设备(诸如使能GPS的设备)、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单元(诸如抄表装备)或接收或发射无线信号的任何其他设备或其任何组合。尽管图10图示了根据本公开的方面的远程单元1020、1030和1050,但是本公开不限于这些示例性图示的单元。本公开的方面可以适当地被用于在多个频率上接收或发射的任何设备中。例如,本领域技术人员应当理解,本公开的方面可以被合并到诸如移动电话的集成设备中,该集成设备合并了RF(射频)通信以便分离不同频率的RF信号频带。
例如,本文公开的具有裸片上ESD电感器和受保护电路(例如,带通滤波器)的裸片可以被合并到可以一个设备中,设备包括音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、计算机、可穿戴设备、膝上型计算机、服务器或机动交通工具中的设备。此外,应当理解,本公开的方面可以被用在多种设备中并且不限于本文提供的具体示例。
前面公开的设备和功能可以被设计和配置成存储在计算机可读介质上的计算机文件(例如,RTL、GDSII、GERBER等)。一些或所有这种文件可以被提供给制造处理者,制造处理者基于这种文件制造设备。所得产品可以包括半导体晶片,半导体晶片然后被切割成半导体裸片并且被封装成半导体芯片。然后可以在上述设备中采用该些芯片。
为了充分说明本公开的设计方面,提出了制造方法。其他制造方法是可能的,并且呈现制造方法只是为了帮助理解本文公开的构思。
从上文将理解,存在用于制造根据本文公开的方面的裸片上ESD保护电感器的各种方法。图11是根据本文公开的至少一个方面的用于制造具有裸片上ESD保护的电子设备的方法的流程图。例如,框1102包括制造被布置在具有第一端口和第二端口的裸片内的受保护电路。框1104包括形成布置在裸片内、被电耦合到第一端口的第一电感器。框1106包括形成布置在裸片内、被电耦合到第二端口的第二电感器,其中第一电感器和第二电感器被布线成紧密邻近,并且被配置为使第一电感器与第二电感器异相。可以使用常规的制造过程,诸如镀铜过程来形成裸片上ESD电感器(例如,电感器510、520、731、732、910和920),同时形成被保护的IPD或其他设备。从前述公开将理解,用于制造本文公开的各个方面的附加过程对于本领域技术人员将是明显的,并且上述过程的字面再现将不在所包括的附图中被提供或说明。
图12A是根据本公开的方面的制造过程的部分的图示。在第一部分(i)中,提供衬底1250(例如,玻璃、硅等)并且在衬底1250上形成(例如,通过镀覆)第一金属层(M1)1210。在过程(ii)的另外部分中,可以沉积氮化硅(SiN)层1212(例如,通过化学气相沉积(CVD)过程)。在过程(iii)的另外部分中,可以在SiN层1212之上形成(例如,通过镀覆)第二金属层(M2)1220。应当理解,本文讨论的一个或多个MIM电容器1204可以通过两个金属结构(例如,分别形成在第一金属层1210和第二金属层1220中)与用作电介质的绝缘层来形成,电介质可以是如所示的SiN层1212或任何其他适当的绝缘材料。组合结构(例如,第一金属层1210、第二金属层1220、SiN层1212和衬底1250)可以被涂覆有第一聚酰亚胺层1252,并且可以在第一聚酰亚胺层1252中形成开口以允许过孔的形成。在过程(iv)的另外部分中,第三金属层(M3)1230可以被形成(例如,通过镀覆)在第一聚酰亚胺层1252和过孔1270之上,过孔1270被形成在开口(前面提到的)中。过孔1270可以提供第一金属层1210和/或第二金属层1220之间的耦合。组合结构(例如,第一金属层1210、第二金属层1220、SiN层1212、第一聚酰亚胺层1252、第三金属层1230和衬底1250)可以被涂覆有第二聚酰亚胺层1254,并且可以在第二聚酰亚胺层1254中形成开口以允许过孔的形成。
在过程(v)的另外部分中,第四金属层(M4)1240可以被形成(例如,通过镀覆)在第二聚酰亚胺层1254和过孔1272之上,过孔1272被形成在第二聚酰亚胺层1254中的开口(如前所述)中。过孔1272可以提供第一金属层1210、第二金属层1220和/或第三金属层1230之间的耦合。组合结构(例如,第一金属层1210、第二金属层1220、第三金属层1230、SiN层1212、第一聚酰亚胺层1252、第二聚酰亚胺层1254和衬底1250)可以被涂覆有第三聚酰亚胺层1256,并且可以在第三聚酰亚胺层1256中形成开口以允许UBM的形成。
图12B是根据本公开的方面的制造过程的部分的另外说明。在过程(vi)的另外部分中,UBM 1260可以被形成在第三聚酰亚胺层1256中的开口(如前所述)中。通过第四金属层1240和过孔(例如,1270和1272),UBM 1260可以间接地提供第四金属层1240和/或任何其他金属层(例如,1210、1220和/或1230)之间的耦合。焊料凸块/焊球1265(或任何其他适当的连接器)可以被形成在UBM 1260上,以允许连接到外部设备。在过程(vii)的另外部分中,衬底1250可以被减薄以减小设备的整体厚度。例如,衬底1250可以是具有大约1毫米的原始厚度的玻璃衬底(例如,在先前的过程部分(vi)中被图示),并且在减薄过程之后,玻璃衬底可以具有大约100微米到300微米的厚度。此外,虽然没有明确说明,但从前面的描述和说明中可以理解,电感器(例如,L1和L2)的绕组可以由各种金属层形成。例如,通过使电感器的各个部分彼此跨交,电感器L1和电感器L2可以被形成为缠绕电感器。例如,电感器L1的绕组可以至少部分地被形成在M3上。被耦合到L1绕组的跨交可以由层M3到M4之间的过孔和M4上的导电迹线形成,M4上的导电迹线跨交到M4和M3之间的另一个过孔以在M3上继续L1绕组。备选地,电感器L1的绕组可以部分地被形成在M3上,具有被耦合到L1绕组的跨交。该跨交可以由层M3到M4之间的过孔和M4上的导电迹线形成,M4上的导电迹线跨交以继续M4上的绕组。因此,应当理解,缠绕的电感器可以基本上位于一个层中,或者可以被形成在相邻层上。然而,应当理解,提供这些说明仅是为了帮助解释和说明所公开的各个方面,而不是对其进行限制。应当理解,本领域技术人员将认识到用于制造所公开的各个方面的附加过程。此外,应当理解,提供简化的图示配置、材料和/或描述仅是为了帮助解释本文公开的各个方面。因此,前面的说明性示例和相关附图不应当被解释为限制本文公开和要求保护的各个方面。
根据本文公开的各个方面,至少一个第一示例方面包括电子设备(例如,600、702、802、900等)。电子设备具有被布置在裸片内的受保护电路(例如,530、720、930等),裸片具有第一端口(例如,501、726、915等)和第二端口(例如,502、728、925等)。第一电感器(例如,510、731、910等)被布置在裸片内,被电耦合到第一端口。第二电感器(例如,520、732、920等)被布置在裸片内,被电耦合到第二端口。第一电感器和第二电感器被布线成紧密邻近,并且被配置为使得第一电感器与第二电感器异相。第一电感和第二电感均被形成在受保护电路周围。在所公开的各个方面提供的各种技术优势中,在至少一些方面中,在裸片正在经历处理时,形成在裸片上的(多个)特征第一和第二电感器为电流流动提供了一个或多个路径以用于ESD保护,这减少了裸片故障并且改进了产量,如本文所讨论的。此外,通过异相缠绕电感器,可以抵消磁场,并且减少对受保护电路的任何电磁干扰。将从本文公开的各个方面认识到其他技术优势,并且这些技术优势仅作为示例被提供并且不应当被解释为限制本文公开的各个方面中的任何方面。
另外的方面可以包括在各种示例方面中讨论的以下特征中的一个或多个。在示例2中,示例1的电子设备可以包括具有相同电感或基本相同电感的第一电感器和第二电感器。在示例3中,示例1或2的电子设备可以包括第一电感器和第二电感器,每个电感器具有大于或等于10nH的电感。在示例4中,前述示例之一的电子设备可以包括第一电感器和第二电感器,两者均被布线在受保护电路周围以包围受保护电路或基本包围受保护电路。在示例5中,前述示例之一的电子设备包括:其中第一电感器和第二电感器均被连接到裸片中的接地平面。在示例6中,前述示例之一的电子设备包括:其中第一电感器和第二电感器均以在第一电感器中产生与在第二电感器中的电流流动相反的电流流动的方式被布线。在示例7中,前述示例之一的电子设备包括:其中第一电感器和第二电感器各自具有多匝。在示例8中,示例7的电子设备包括:其中第一电感器的匝和第二电感器的匝相互缠绕。在示例9中,示例8的电子设备还包括多个跨交部分,多个跨交部分将第一电感器或第二电感器中的至少一个的绕组布线到不同的绕组路径,以使第一电感器和第二电感器缠绕。在示例10中,前述示例之一的电子设备包括:其中受保护电路是有源设备。在示例7中,前述示例之一的电子设备包括:其中受保护电路是无源设备。在示例12中,示例11的电子设备包括:其中受保护电路是集成无源设备。在示例13中,示例12的电子设备包括:其中受保护电路是带通滤波器。在示例14中,示例13的电子设备包括:其中带通滤波器具有至少一个电感器和至少一个金属绝缘体金属(MIM)电容器。在示例15中,示例14的电子设备包括:其中第一电感器或第二电感器中的至少一个被电耦合到该至少一个MIM电容器。在示例16中,前述示例之一的电子设备包括:其中第一端口是输入并且第二端口是输出。在示例17中,前述示例之一的电子设备包括:其中第一电感器和第二电感器使用裸片的多层衬底中的相邻金属层来形成。在示例18中,示例17的电子设备包括:其中相邻金属层是厚金属层。在示例19中,示例18的电子设备包括:其中相邻金属层的厚度在大约8um到16um的范围内。在示例20中,前述示例之一的电子设备包括:其中电子设备被合并到从由以下项组成的组中选择的设备中:音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、计算机、可穿戴设备、物联网(IoT)设备、膝上型计算机、服务器以及机动交通工具中的设备。
在另外的示例方面,示例21包括一种用于制造电子设备的方法。方法包括制造被布置在具有第一端口和第二端口的裸片内的受保护电路。方法还包括形成被布置在裸片内并且被电耦合到第一端口的第一电感器。方法还包括形成被布置在裸片内并且被电耦合到第二端口的第二电感器。第一电感器和第二电感器被布线成紧密邻近,并且被配置为使第一电感器与第二电感器异相。第一电感器和第二电感器均被形成在受保护电路周围。在示例22中,示例21的方法包括:其中第一电感器和第二电感器具有相同的电感或基本上相同的电感。在示例23中,示例22的方法包括:其中第一电感器和第二电感器各自具有大于或等于10nH的电感。在示例24中,示例21至23中任一项的方法还包括:对第一电感器和第二电感器进行布线,以在第一电感器中产生与第二电感器中的电流流动相反的电流流动。在示例25中,示例21至24中任一项的方法包括:其中第一电感器和第二电感器各自被形成有多匝。在示例26中,示例21至25中的任一个的方法包括:其中第一电感器的匝和第二电感器的匝相互缠绕。在示例27中,示例21至26中任一项的方法还包括:形成多个跨交部分,以将第一电感器和/或第二电感器的绕组布线到不同的绕组路径,以使第一电感器和第二电感器缠绕。在示例28中,示例21至23中任一项的方法包括:其中第一电感器和第二电感器使用裸片的多层衬底中的相邻金属层来形成。在示例29中,示例28的方法包括:其中相邻金属层是厚金属层。在示例30中,示例22的方法包括:其中相邻金属层的厚度在大约8um到16um的范围内。
结合本文公开的实施例描述的方法、序列和/或算法可以被直接实施在硬件中、由处理器执行的软件模块中或两者的组合中。软件模块可以驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动磁盘、CD-ROM或本领域已知的任何其他形式的存储介质中。示例性存储介质耦合到处理器,使得处理器可以从存储介质读取信息,并且可以将信息写入到存储介质。在备选方案中,存储介质可以集成到处理器中。
因此,本文公开的实施例可以包括一种非暂态计算机可读介质,该非暂态计算机可读介质实施一种用于制造各种电子设备的方法,该电子设备具有一个或多个具有裸片上ESD保护的裸片。因此,本公开不限于所示示例,用于执行本文描述的功能的任何方式均被本公开预期。
虽然前述公开示出了各种说明性实施例,但应当注意,在不脱离如所附权利要求限定的本公开的教导的范围的情况下,可以在本文中进行各种改变和修改。根据本文描述的本公开的实施例的方法权利要求的功能、步骤和/或行动不需要以任何特定顺序被执行。此外,尽管本公开的元件可以以单数形式被描述或要求保护,但复数被预期,除非明确说明对单数的限制。
Claims (30)
1.一种电子设备,包括:
受保护电路,被布置在具有第一端口和第二端口的裸片内;
第一电感器,被布置在所述裸片内,被电耦合到所述第一端口;以及
第二电感器,被布置在所述裸片内,被电耦合到所述第二端口,其中所述第一电感器和所述第二电感器被布线成紧密邻近,并且被配置为使得所述第一电感器与所述第二电感器异相,并且其中所述第一电感器和所述第二电感器均被形成在所述受保护电路周围。
2.根据权利要求1所述的电子设备,其中所述第一电感器和所述第二电感器具有基本相同的电感。
3.根据权利要求1所述的电子设备,其中所述第一电感器和所述第二电感器各自具有大于或等于10nH的电感。
4.根据权利要求1所述的电子设备,其中所述第一电感器和所述第二电感器均被布线在所述受保护电路周围,以基本上包围所述受保护电路。
5.根据权利要求1所述的电子设备,其中所述第一电感器和所述第二电感器均被连接到所述裸片中的接地平面。
6.根据权利要求1所述的电子设备,其中所述第一电感器和所述第二电感器均以在所述第一电感器中产生与在所述第二电感器中的电流流动相反的电流流动的方式被布线。
7.根据权利要求1所述的电子设备,其中所述第一电感器和所述第二电感器各自具有多匝。
8.根据权利要求7所述的电子设备,其中所述第一电感器的匝和所述第二电感器的匝相互缠绕。
9.根据权利要求8所述的电子设备,还包括多个跨交部分,所述多个跨交部分将所述第一电感器或所述第二电感器中的至少一个的绕组布线到不同的绕组路径,以使所述第一电感器和第二电感器缠绕。
10.根据权利要求1所述的电子设备,其中所述受保护电路是有源设备。
11.根据权利要求1所述的电子设备,其中所述受保护电路是无源设备。
12.根据权利要求11所述的电子设备,其中所述受保护电路是集成无源设备。
13.根据权利要求11所述的电子设备,其中所述受保护电路是带通滤波器。
14.根据权利要求13所述的电子设备,其中所述带通滤波器具有至少一个电感器和至少一个金属绝缘体金属(MIM)电容器。
15.根据权利要求14所述的电子设备,其中所述第一电感器或所述第二电感器中的至少一个被电耦合到所述至少一个MIM电容器。
16.根据权利要求1所述的电子设备,其中所述第一端口是输入,并且所述第二端口是输出。
17.根据权利要求1所述的电子设备,其中所述第一电感器和所述第二电感器使用所述裸片的多层衬底中的相邻金属层来形成。
18.根据权利要求17所述的电子设备,其中所述相邻金属层是厚金属层。
19.根据权利要求18所述的电子设备,其中所述相邻金属层的厚度在大约8um到16um的范围内。
20.根据权利要求1所述的电子设备,其中所述电子设备被合并到从由以下项组成的组中选择的设备中:音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、计算机、可穿戴设备、物联网(IoT)设备、膝上型计算机、服务器以及机动交通工具中的设备。
21.一种用于制造电子设备的方法,包括:
制造被布置在裸片内的受保护电路,所述裸片具有第一端口和第二端口;
形成被布置在所述裸片内、被电耦合到所述第一端口的第一电感器;以及
形成被布置在所述裸片内、被电耦合到所述第二端口的第二电感器,其中所述第一电感器和所述第二电感器被布线成紧密邻近,并且被配置为使所述第一电感器与所述第二电感器异相,其中所述第一电感器和所述第二电感器均被形成在所述受保护电路周围。
22.根据权利要求21所述的方法,其中所述第一电感器和所述第二电感器具有基本相同的电感。
23.根据权利要求22所述的方法,其中所述第一电感器和所述第二电感器均具有大于或等于10nH的电感。
24.根据权利要求21所述的方法,还包括:
对所述第一电感器和所述第二电感器进行布线,以在所述第一电感器中产生与所述第二电感器中的电流流动相反的电流流动。
25.根据权利要求21所述的方法,其中所述第一电感器和所述第二电感器各自被形成有多匝。
26.根据权利要求25所述的方法,其中所述第一电感器的匝和所述第二电感器的匝相互缠绕。
27.根据权利要求26所述的方法,还包括:
形成多个跨交部分,以将所述第一电感器和/或所述第二电感器的绕组布线到不同的绕组路径,以使所述第一电感器和所述第二电感器缠绕。
28.根据权利要求21所述的方法,其中所述第一电感器和所述第二电感器使用所述裸片的多层衬底中的相邻金属层来形成。
29.根据权利要求28所述的方法,其中所述相邻金属层是厚金属层。
30.根据权利要求29所述的方法,其中所述相邻金属层的厚度在大约8um到16um的范围内。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201962890467P | 2019-08-22 | 2019-08-22 | |
US62/890,467 | 2019-08-22 | ||
US16/990,418 | 2020-08-11 | ||
US16/990,418 US20210057404A1 (en) | 2019-08-22 | 2020-08-11 | On-die electrostatic discharge protection |
PCT/US2020/045983 WO2021034575A1 (en) | 2019-08-22 | 2020-08-12 | On-die electrostatic discharge protection |
Publications (1)
Publication Number | Publication Date |
---|---|
CN114270512A true CN114270512A (zh) | 2022-04-01 |
Family
ID=74645943
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202080058596.4A Pending CN114270512A (zh) | 2019-08-22 | 2020-08-12 | 裸片上静电放电保护 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20210057404A1 (zh) |
EP (1) | EP4018475A1 (zh) |
CN (1) | CN114270512A (zh) |
TW (1) | TW202129902A (zh) |
WO (1) | WO2021034575A1 (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116368948A (zh) * | 2021-10-29 | 2023-06-30 | 京东方科技集团股份有限公司 | 集成有无源器件的基板及其制备方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1157742C (zh) * | 2001-03-30 | 2004-07-14 | 电子科技大学 | 一种高频e型、i型薄膜变压器及其制备方法 |
US7820520B2 (en) * | 2007-03-22 | 2010-10-26 | Freescale Semiconductor, Inc. | Semiconductor device with capacitor and/or inductor and method of making |
US9460840B2 (en) * | 2011-03-03 | 2016-10-04 | Skyworks Solutions, Inc. | Seal ring inductor and method of forming the same |
JP2016171163A (ja) * | 2015-03-12 | 2016-09-23 | ルネサスエレクトロニクス株式会社 | 半導体集積回路、通信モジュール、及びスマートメータ |
WO2019059898A1 (en) * | 2017-09-20 | 2019-03-28 | Intel Corporation | PERIPHERAL INDUCERS |
-
2020
- 2020-08-11 US US16/990,418 patent/US20210057404A1/en not_active Abandoned
- 2020-08-12 TW TW109127352A patent/TW202129902A/zh unknown
- 2020-08-12 EP EP20761101.3A patent/EP4018475A1/en active Pending
- 2020-08-12 WO PCT/US2020/045983 patent/WO2021034575A1/en unknown
- 2020-08-12 CN CN202080058596.4A patent/CN114270512A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
WO2021034575A1 (en) | 2021-02-25 |
EP4018475A1 (en) | 2022-06-29 |
TW202129902A (zh) | 2021-08-01 |
US20210057404A1 (en) | 2021-02-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |