CN114267728A - 半导体装置及半导体存储装置 - Google Patents

半导体装置及半导体存储装置 Download PDF

Info

Publication number
CN114267728A
CN114267728A CN202110220032.2A CN202110220032A CN114267728A CN 114267728 A CN114267728 A CN 114267728A CN 202110220032 A CN202110220032 A CN 202110220032A CN 114267728 A CN114267728 A CN 114267728A
Authority
CN
China
Prior art keywords
layer
oxide semiconductor
semiconductor layer
electrode
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110220032.2A
Other languages
English (en)
Inventor
片冈淳司
上田知正
郑述述
齐藤信美
池田圭司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN114267728A publication Critical patent/CN114267728A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642Vertical transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

实施方式提供一种耐热性高的半导体装置及半导体存储装置。实施方式的半导体装置包括:氧化物半导体层;栅极电极;栅极绝缘层,设置在氧化物半导体层与栅极电极之间;第1电极,电连接在氧化物半导体层的第1位置;第2电极,电连接在氧化物半导体层的相对于第1位置位于第1方向的第2位置;第1导电层,设置在氧化物半导体层与第1电极之间、及氧化物半导体层与第2电极之间的至少任一位置,且含有氧(O)及氮(N)中的至少任一元素、第1金属元素、以及与第1金属元素不同的第1元素;以及第2导电层,设置在氧化物半导体层与第1导电层之间,且含有与第1金属元素及第1元素不同的第2元素、及氧(O);栅极电极的隔着栅极绝缘层而与氧化物半导体层对向的部分的第1方向的位置位于第1位置与第2位置之间。

Description

半导体装置及半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2020-155888号(申请日:2020年9月16日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置及半导体存储装置。
背景技术
在氧化物半导体层中形成有通道的氧化物半导体晶体管具有以下优异特性,即,断开动作时的通道漏电流极小。因此,例如研究了将氧化物半导体晶体管应用于动态随机存取存储器(DRAM,Dynamic Random Access Memory)的存储单元的开关晶体管。
例如,在将氧化物半导体晶体管应用于存储单元的开关晶体管时,氧化物半导体晶体管会经历形成存储单元或配线时所伴随的热处理。因此,期待实现一种即使经历热处理,特性变动也较少且耐热性高的氧化物半导体晶体管。
发明内容
本发明的实施方式提供一种耐热性高的半导体装置及半导体存储装置。
实施方式的半导体装置包括:氧化物半导体层;栅极电极;栅极绝缘层,设置在所述氧化物半导体层与所述栅极电极之间;第1电极,电连接在所述氧化物半导体层的第1位置;第2电极,电连接在所述氧化物半导体层的相对于所述第1位置位于第1方向的第2位置;第1导电层,设置在所述氧化物半导体层与所述第1电极之间、及所述氧化物半导体层与所述第2电极之间的至少任一位置,且含有氧(O)及氮(N)中的至少任一元素、第1金属元素、以及与所述第1金属元素不同的第1元素;以及第2导电层,设置在所述氧化物半导体层与所述第1导电层之间,且含有与所述第1金属元素及所述第1元素不同的第2元素、以及氧(O);且所述栅极电极的隔着所述栅极绝缘层而与所述氧化物半导体层对向的部分的所述第1方向的位置位于所述第1位置与所述第2位置之间。
附图说明
图1是第1实施方式的半导体装置的示意剖视图。
图2是第2实施方式的半导体装置的示意剖视图。
图3是第3实施方式的半导体装置的示意剖视图。
图4是第3实施方式的半导体装置的示意剖视图。
图5是第4实施方式的半导体存储装置的框图。
图6是第4实施方式的半导体存储装置的存储单元阵列的示意剖视图。
图7是第4实施方式的半导体存储装置的存储单元阵列的示意剖视图。
图8是第4实施方式的半导体存储装置的第1存储单元的示意剖视图。
图9是第4实施方式的半导体存储装置的第2存储单元的示意剖视图。
图10是第5实施方式的半导体装置的示意剖视图。
具体实施方式
以下,参照附图来说明本发明的实施方式。此外,以下说明中,对相同或类似的部件等附上相同符号,对已说明过一次的部件等适当省略其说明。
另外,本说明书中,为了方便起见,有时使用“上”或“下”的用语。所谓“上”或“下”只是表示附图内的相对位置关系的用语,并非规定相对于重力的位置关系的用语。
本说明书中的半导体装置及半导体存储装置的构成部件的化学组成的定性分析及定量分析例如能够通过二次离子质谱法(Secondary Ion Mass Spectrometry:SIMS)、能量色散X射线光谱法(Energy Dispersive X-ray Spectroscopy:EDX)、卢瑟福背散射光谱法(Rutherford Back-Scattering Spectroscopy:RBS)进行。另外,半导体装置的构成部件的厚度、部件间的距离、结晶粒径等的测定例如能够使用穿透式电子显微镜(TransmiionElectron Microscope:TEM)。
(第1实施方式)
第1实施方式的半导体装置具备:氧化物半导体层;栅极电极;栅极绝缘层,设置在氧化物半导体层与栅极电极之间;第1电极,电连接在氧化物半导体层的第1位置;第2电极,电连接在氧化物半导体层的相对于第1位置位于第1方向的第2位置;第1导电层,设置在氧化物半导体层与第1电极之间、及氧化物半导体层与第2电极之间的至少任一位置,且含有第1金属元素、与第1金属元素不同的第1元素、以及氧(O)及氮(N)中的至少任一元素;以及第2导电层,设置在氧化物半导体层与第1导电层之间,且含有与第1金属元素及第1元素不同的第2元素、以及氧(O);栅极电极的隔着栅极绝缘层而与氧化物半导体层对向的部分的第1方向的位置位于第1位置与第2位置之间。
图1是第1实施方式的半导体装置的示意剖视图。
第1实施方式的半导体装置是晶体管100。晶体管100是在氧化物半导体层形成有通道的氧化物半导体晶体管。晶体管100是所谓的底部栅极型晶体管,在形成有通道的氧化物半导体层的下侧设置着栅极电极,在上侧设置着源极电极及漏极电极。
晶体管100具备氧化物半导体层10、栅极电极12、栅极绝缘层14、源极电极16、漏极电极18、障壁层20、接触层22、第1绝缘层24及第2绝缘层26。
源极电极16是第1电极的一例。漏极电极18是第2电极的一例。障壁层20是第1导电层的一例。接触层22是第2导电层的一例。
氧化物半导体层10具有第1区域10a、第2区域10b及第3区域10c。
在氧化物半导体层10,形成有晶体管100进行导通动作时成为电流路径的通道。将电子在通道中流动的方向称为通道长度方向。图1中以两个箭头表示通道长度方向。
氧化物半导体层10为氧化物半导体。氧化物半导体层10为金属氧化物。氧化物半导体层10例如为非晶质。
氧化物半导体层10例如含有铟(In)、镓(Ga)及锌(Zn)。氧化物半导体层10中所含的金属元素中的铟、镓及锌共计的原子比例如为90%以上。另外,氧化物半导体层10中所含的除氧以外的元素中的铟、镓及锌共计的原子比例如为90%以上。例如,在氧化物半导体层10中,不存在除氧以外的具有比铟、镓及锌中的任一元素大的原子比的元素。
氧化物半导体层10具有第1区域10a、第2区域10b及第3区域10c。第3区域10c的至少一部分设置在第1区域10a与第2区域10b之间。
第1区域10a作为晶体管100的源极区域发挥功能,第2区域10b作为晶体管100的漏极区域发挥功能。另外,在晶体管100的导通动作时在第3区域10c形成有通道。
第1区域10a与第2区域10b例如为n型半导体。第1区域10a的氧缺陷浓度及第2区域10b的氧缺陷浓度例如高于第3区域10c的氧缺陷浓度。氧化物半导体层10中的氧缺陷作为施主发挥功能。
第1区域10a的n型载子浓度及第2区域10b的n型载子浓度例如高于第3区域10c的n型载子浓度。第1区域10a的电阻及第2区域10b的电阻例如低于第3区域10c的电阻。
氧化物半导体层10的厚度例如为10nm以上100nm以下。
氧化物半导体层10例如通过原子层沉积法(Atomic Layer Deposition法:ALD法)形成。
栅极电极12设置在氧化物半导体层10的下侧。栅极电极12例如为金属、金属化合物或半导体。栅极电极12例如为钨(W)。栅极电极12的栅极长度例如为20nm以上100nm以下。
栅极绝缘层14设置在氧化物半导体层10与栅极电极12之间。栅极绝缘层14设置在第3区域10c与栅极电极12之间。
栅极绝缘层14例如为氧化物或氮氧化物。栅极绝缘层14例如为氧化硅或氧化铝。栅极绝缘层14的厚度例如为2nm以上10nm以下。
此外,也能够在氧化物半导体层10与栅极绝缘层14之间设置材料与栅极绝缘层14不同的未图示的氧化物层。
源极电极16在第1位置电连接在氧化物半导体层10。第1位置例如是源极电极16与氧化物半导体层10之间的接触层22与氧化物半导体层10相接的位置。
源极电极16设置在氧化物半导体层10的上侧。氧化物半导体层10夹在栅极电极12与源极电极16之间。
源极电极16设置在第1区域10a的上侧。源极电极16例如电连接在第1区域10a。
源极电极16例如为金属或金属化合物。源极电极16例如为具有与障壁层20不同的化学组成的金属。源极电极16例如含有钨(W)或钼(Mo)。
源极电极16中所含的第1金属元素的浓度例如为1原子%以下。第1金属元素是障壁层20中所含的金属元素。
漏极电极18在第2位置电连接在氧化物半导体层10。第2位置例如是漏极电极18与氧化物半导体层10之间的接触层22和氧化物半导体层10相接的位置。
第2位置相对于第1位置位于通道长度方向。通道长度方向是第1方向的一例。
栅极电极12的隔着栅极绝缘层14而与氧化物半导体层10对向的部分的通道长度方向的位置位于第1位置与第2位置之间。换句话说,在考虑到沿通道长度方向延伸的坐标轴的情况下,栅极电极12的隔着栅极绝缘层14而与氧化物半导体层10对向的部分的通道长度方向的位置的坐标值是处于第1位置的坐标值与第2位置的坐标值之间的值。
漏极电极18设置在氧化物半导体层10的上侧。氧化物半导体层10夹在栅极电极12与漏极电极18之间。
漏极电极18设置在第2区域10b的上侧。漏极电极18电连接在第2区域10b。
漏极电极18例如为金属或金属化合物。漏极电极18例如为具有与障壁层20不同的化学组成的金属。漏极电极18例如含有钨(W)或钼(Mo)。
漏极电极18中所含的第1金属元素的浓度例如为1原子%以下。第1金属元素是障壁层20中所含的金属元素。
障壁层20设置在氧化物半导体层10与源极电极16之间。障壁层20设置在第1区域10a与源极电极16之间。障壁层20例如与源极电极16相接。障壁层20作为从氧化物半导体层10向源极电极16侧扩散的氧的扩散障壁发挥功能。
障壁层20设置在氧化物半导体层10与漏极电极18之间。障壁层20设置在第2区域10b与漏极电极18之间。障壁层20例如与漏极电极18相接。障壁层20作为从氧化物半导体层10向漏极电极18侧扩散的氧的扩散障壁发挥功能。
障壁层20含有第1金属元素、与第1金属元素不同的第1元素、以及氧(O)及氮(N)中的至少任一元素。第1元素可以含有2种以上的元素。
第1金属元素例如是选自由钛(Ti)、银(Ag)、镍(Ni)、铜(Cu)及钽(Ta)所组成的群中的至少一种元素。另外,第1元素例如是选自由锌(Zn)、硅(Si)、铝(Al)、锡(Sn)、镓(Ga)、铪(Hf)、镧(La)及铈(Ce)所组成的群中的至少一种元素。
障壁层20例如为氧化物、氮化物或氮氧化物。
障壁层20例如为含有钛(Ti)作为第1金属元素,含有锌(Zn)及硅(Si)作为第1元素的氧化物。
障壁层20中所含的第1金属元素的浓度例如为3原子%以上30原子%以下。
障壁层20的厚度例如比接触层22的厚度厚。障壁层20的厚度及接触层22的厚度是从氧化物半导体层10朝向源极电极16的方向的厚度。
障壁层20的厚度例如为接触层22的厚度的1.5倍以上。障壁层20的厚度例如为5nm以上30nm以下。
障壁层20例如为结晶质。障壁层20的结晶粒径例如小于接触层22的结晶粒径。障壁层20及接触层22的结晶粒径例如以结晶粒的长轴的中值为代表。
障壁层20例如为非晶质。
接触层22设置在氧化物半导体层10与障壁层20之间。接触层22设置在第1区域10a与源极电极16之间。另外,接触层22设置在第2区域10b与漏极电极18之间。
接触层22例如与障壁层20相接。接触层22例如与氧化物半导体层10相接。接触层22例如与第1区域10a相接。接触层22例如与第2区域10b相接。
接触层22具有减小第1区域10a与源极电极16之间的电阻的功能。接触层22具有减小第2区域10b与漏极电极18之间的电阻的功能。
接触层22含有与第1金属元素及第1元素不同的第2元素。第2元素可以含有2种以上的元素。
第2元素例如是选自由铟(In)、锌(Zn)、锡(Sn)及镉(Cd)所组成的群中的至少一种元素。
接触层22例如为金属氧化物。
接触层22例如含有铟(In)及锡(Sn)作为第2元素。接触层22例如是含有铟(In)及锡(Sn)的氧化物。
接触层22的厚度例如为1nm以上10nm以下。
接触层22例如为结晶质。
第1绝缘层24设置在氧化物半导体层10的下侧。第1绝缘层24例如为氧化物、氮化物或氮氧化物。第1绝缘层24例如为氧化硅、氮化硅或氮氧化硅。
第2绝缘层26设置在氧化物半导体层10的上侧。第2绝缘层26设置在源极电极16与漏极电极18之间。
第2绝缘层26将源极电极16与漏极电极18电分离。第2绝缘层26例如为氧化物、氮化物或氮氧化物。第2绝缘层26例如为氧化硅、氮化硅或氮氧化硅。
以下,对第1实施方式的半导体装置的作用及效果进行说明。
例如,在将氧化物半导体晶体管应用于存储单元的开关晶体管的情况下,氧化物半导体晶体管会经历在形成存储单元或配线时所伴随的热处理。由于经历热处理,所以氧化物半导体晶体管的阈值电压有时会发生变动。
氧化物半导体晶体管的阈值电压的变动是因形成有通道的氧化物半导体层中的氧逃逸到源极电极或漏极电极侧而产生。因氧化物半导体层中的氧逃逸,所以氧化物半导体层中产生氧缺陷。氧缺陷在氧化物半导体层中作为施主发挥功能。因此,例如,在氧化物半导体晶体管为n通道型晶体管的情况下,氧化物半导体晶体管的阈值电压降低。
第1实施方式的晶体管100在氧化物半导体层10与源极电极16之间及氧化物半导体层10与漏极电极18之间具备抑制氧扩散的障壁层20。通过具备障壁层20,得以抑制氧化物半导体层10中的氧逃逸到源极电极16或漏极电极18侧。因此,得以抑制晶体管100的阈值电压的变动。
障壁层20通过含有第1金属元素,例如与不含第1金属元素的情况相比,电阻率降低。因此,能够抑制因在氧化物半导体层10与源极电极16之间及氧化物半导体层10与漏极电极18之间设置障壁层20而导致接触电阻增加。
第1实施方式的晶体管100在氧化物半导体层10与障壁层20之间具备接触层22。通过具备接触层22,例如与未设置接触层22而障壁层20直接与氧化物半导体层10相接的情况相比,接触电阻降低。
从抑制氧扩散的观点来看,障壁层20的结晶粒径优选较小。从抑制氧扩散的观点来看,障壁层20的结晶粒径优选小于接触层22的结晶粒径。另外,从抑制氧扩散的观点来看,障壁层20优选为非晶质。
从抑制氧扩散的观点来看,障壁层20优选为氧化物。
从抑制氧扩散的观点来看,障壁层20优选为含有硅(Si)的氧化物。即,第1元素优选为硅(Si)。
另外,从抑制氧扩散的观点来看,障壁层20优选为含有硅(Si)及锌(Zn)的氧化物。即,第1元素优选为硅(Si)及锌(Zn)。
另外,从降低障壁层20的电阻率的观点来看,障壁层20优选含有钛(Ti)。即,第1金属元素优选为钛(Ti)。
障壁层20的厚度优选5nm以上30nm以下,更优选8nm以上20nm以下。通过超过所述下限值,氧扩散抑制效果提高。通过低于所述上限值,接触电阻降低。
障壁层20的厚度优选为比接触层22的厚度厚。障壁层20的厚度优选为接触层22的厚度的1.5倍以上。
从降低氧化物半导体层10与接触层22之间的接触电阻的观点来看,接触层22优选为金属氧化物。通过使接触层22为金属氧化物,能够抑制在氧化物半导体层10与接触层22之间,因热处理而形成高电阻的反应生成物。
从抑制形成高电阻的反应生成物的观点来看,第2元素优选为氧化物半导体层10中所含的至少一种元素。
从降低氧化物半导体层10与接触层22之间的接触电阻的观点来看,接触层22优选为含有铟(In)及锡(Sn)的氧化物。
接触层22的厚度优选1nm以上10nm以下,更优选3nm以上5nm以下。通过超过所述下限值,能够降低氧化物半导体层10与接触层22之间的接触电阻。因此,接触电阻降低。
另外,通过低于所述上限值,能够降低接触层22自身的电阻。因此,接触电阻降低。
从耐热性及降低电阻的观点来看,源极电极16及漏极电极18优选为含有钨(W)或钼(Mo)的金属。
以上,根据第1实施方式,得以抑制热处理后的阈值电压的变动,实现具有高耐热性的氧化物半导体晶体管。
(第2实施方式)
第2实施方式的半导体装置与第1实施方式的半导体装置的不同点在于还具备第3导电层,该第3导电层设置在第1电极或第2电极与第1导电层之间,且含有第1金属元素,第1金属元素的浓度高于第1导电层的第1金属元素的浓度。以下,对与第1实施方式重复的内容,有时省略一部分记述。
图2是第2实施方式的半导体装置的示意剖视图。
第2实施方式的半导体装置为晶体管200。
晶体管200具备氧化物半导体层10、栅极电极12、栅极绝缘层14、源极电极16、漏极电极18、障壁层20、接触层22、金属层23、第1绝缘层24及第2绝缘层26。
源极电极16是第1电极的一例。漏极电极18是第2电极的一例。障壁层20是第1导电层的一例。接触层22是第2导电层的一例。金属层是第3导电层的一例。
氧化物半导体层10具有第1区域10a、第2区域10b及第3区域10c。
金属层23设置在源极电极16与障壁层20之间及漏极电极18与障壁层20之间。金属层23例如与源极电极16及障壁层20相接。金属层23例如与漏极电极18及障壁层20相接。金属层23例如在晶体管200的制造中,作为障壁层20中所含的第1金属元素的供给源发挥功能。
金属层23为金属。金属层23含有障壁层20中所含的第1金属元素。金属层23中所含的第1金属元素的浓度高于障壁层20中所含的第1金属元素的浓度。金属层23中所含的第1金属元素的浓度例如为70原子%以上100原子%以下。
第1金属元素例如是选自由钛(Ti)、银(Ag)、镍(Ni)、铜(Cu)及钽(Ta)所组成的群中的至少一种元素。
金属层23为金属。金属层23例如含有钛(Ti)。金属层23例如为钛层。
金属层23的厚度例如比障壁层20的厚度薄。金属层23的厚度例如为1nm以上10nm以下。
障壁层20的化学组成与源极电极16及漏极电极18的化学组成不同。源极电极16及漏极电极18中所含的所述第1金属元素的浓度例如为1原子%以下。
第2实施方式的晶体管200通过设置金属层23而容易向障壁层20导入第1金属元素。
以上,根据第2实施方式,与第1实施方式同样,得以抑制热处理后的阈值电压的变动,实现具有高耐热性的氧化物半导体晶体管。
(第3实施方式)
第3实施方式的半导体装置与第1实施方式的半导体装置的不同点在于:栅极电极包围氧化物半导体层。以下,对与第1实施方式重复的内容,有时省略一部分记述。
图3、图4是第3实施方式的半导体装置的示意剖视图。图4是图3的AA'剖视图。图3中,将水平方向称为第1方向,将深度方向称为第2方向,将上下方向称为第3方向。
第3实施方式的半导体装置为晶体管300。晶体管300是在氧化物半导体中形成有通道的氧化物半导体晶体管。晶体管300是栅极电极包围形成有通道的氧化物半导体层而设置的所谓环绕式栅极晶体管(SGT,Surrounding Gate Transistor)。晶体管300是所谓垂直型晶体管。
晶体管300具备氧化物半导体层10、栅极电极12、栅极绝缘层14、源极电极16、漏极电极18、障壁层20、接触层22及层间绝缘层32。源极电极16是第1电极的一例。漏极电极18是第2电极的一例。障壁层20是第1导电层的一例。接触层22是第2导电层的一例。
氧化物半导体层10具有第1区域10a、第2区域10b及第3区域10c。
氧化物半导体层10设置在源极电极16与漏极电极18之间。在氧化物半导体层10,形成有在晶体管300的导通动作时成为电流路径的通道。氧化物半导体层10在第3方向上延伸。氧化物半导体层10为柱状,在第3方向上延伸。氧化物半导体层10例如为圆柱状。
将电子在通道中流动的方向称为通道长度方向。第3方向为晶体管300的通道长度方向。
氧化物半导体层10为氧化物半导体。氧化物半导体层10为金属氧化物。氧化物半导体层10例如为非晶质。
氧化物半导体层10例如含有铟(In)、镓(Ga)及锌(Zn)。氧化物半导体层10中所含的金属元素中的铟、镓及锌共计的原子比例如为90%以上。另外,氧化物半导体层10中所含的除氧以外的元素中的铟、镓及锌共计的原子比例如为90%以上。例如,在氧化物半导体层10中,不存在除氧以外的具有比铟、镓及锌中的任一元素大的原子比的元素。
氧化物半导体层10具有第1区域10a、第2区域10b及第3区域10c。第3区域10c的至少一部分设置在第1区域10a与第2区域10b之间。
第1区域10a作为晶体管300的源极区域发挥功能,第2区域10b作为晶体管300的漏极区域发挥功能。另外,在晶体管300的导通动作时在第3区域10c中形成有通道。
第1区域10a与第2区域10b例如为n型半导体。第1区域10a的氧缺陷浓度及第2区域10b的氧缺陷浓度例如高于第3区域10c的氧缺陷浓度。氧化物半导体层10中的氧缺陷作为施主发挥功能。。
第1区域10a的n型载子浓度及第2区域10b的n型载子浓度例如高于第3区域10c的n型载子浓度。第1区域10a的电阻及第2区域10b的电阻例如低于第3区域10c的电阻。
氧化物半导体层10的第1方向的宽度例如为20nm以上100nm以下。氧化物半导体层10的第3方向的长度例如为80nm以上200nm以下。
氧化物半导体层10例如通过ALD法形成。
栅极电极12包围氧化物半导体层10而设置。栅极电极12设置在氧化物半导体层10的周围。
栅极电极12例如为金属、金属化合物或半导体。栅极电极12例如为钨(W)。栅极电极12的栅极长度例如为20nm以上100nm以下。栅极电极12的栅极长度是栅极电极12的第3方向的长度。
栅极绝缘层14设置在氧化物半导体层10与栅极电极12之间。栅极绝缘层14包围氧化物半导体层10而设置。栅极绝缘层14至少设置在第3区域10c与栅极电极12之间。
栅极绝缘层14例如为氧化物或氮氧化物。栅极绝缘层14例如为氧化硅或氧化铝。栅极绝缘层14的厚度例如为2nm以上10nm以下。
此外,也能够在氧化物半导体层10与栅极绝缘层14之间设置材料与栅极绝缘层14不同的未图示的氧化物层。
源极电极16在第1位置电连接在氧化物半导体层10。第1位置例如是源极电极16与氧化物半导体层10之间的接触层22和氧化物半导体层10相接的位置。
源极电极16设置在氧化物半导体层10的下侧。源极电极16设置在第1区域10a的下侧。源极电极16电连接在第1区域10a。
源极电极16例如为金属或金属化合物。源极电极16例如为钨(W)或钼(Mo)。
漏极电极18在第2位置电连接在氧化物半导体层10。第2位置例如是漏极电极18与氧化物半导体层10之间的接触层22和氧化物半导体层10相接的位置。
第2位置相对于第1位置位于通道长度方向。
栅极电极12的隔着栅极绝缘层14而与氧化物半导体层10对向的部分的通道长度方向的位置位于第1位置与第2位置之间。换句话说,在考虑到沿通道长度方向延伸的坐标轴的情况下,栅极电极12的隔着栅极绝缘层14而与氧化物半导体层10对向的部分的通道长度方向的位置的坐标值是处于第1位置的坐标值与第2位置的坐标值之间的值。
漏极电极18设置在氧化物半导体层10的上侧。漏极电极18设置在第2区域10b的上侧。漏极电极18与第2区域10b电连接。
漏极电极18例如为金属、或金属化合物。源极电极16例如为钨(W)钼(Mo)。
障壁层20设置在氧化物半导体层10与源极电极16之间。障壁层20设置在第1区域10a与源极电极16之间。障壁层20例如与源极电极16相接。障壁层20作为从氧化物半导体层10向源极电极16侧扩散的氧的扩散障壁发挥功能。
障壁层20设置在氧化物半导体层10与漏极电极18之间。障壁层20设置在第2区域10b与漏极电极18之间。障壁层20例如与漏极电极18相接。障壁层20作为从氧化物半导体层10向漏极电极18侧扩散的氧的扩散障壁发挥功能。
障壁层20含有第1金属元素、与第1金属元素不同的第1元素、以及氧(O)及氮(N)中的至少任一元素。第1元素可以含有2种以上的元素。
第1金属元素例如是选自由钛(Ti)、银(Ag)、镍(Ni)、铜(Cu)及钽(Ta)所组成的群中的至少一种元素。另外,第1元素例如是选自由锌(Zn)、硅(Si)、铝(Al)、锡(Sn)、镓(Ga)、铪(Hf)、镧(La)及铈(Ce)所组成的群中的至少一种元素。
障壁层20例如为氧化物、氮化物或氮氧化物。
障壁层20例如为含有钛(Ti)作为第1金属元素,含有锌(Zn)及硅(Si)作为第1元素的氧化物。
障壁层20中所含的第1金属元素的浓度例如为3原子%以上30原子%以下。
障壁层20的厚度例如比接触层22的厚度厚。障壁层20的厚度及接触层22的厚度是从氧化物半导体层10朝向源极电极16的方向的厚度。
障壁层20的厚度例如为接触层22的厚度的1.5倍以上。障壁层20的厚度例如为5nm以上30nm以下。
障壁层20例如为结晶质。障壁层20的结晶粒径例如小于接触层22的结晶粒径。障壁层20及接触层22的结晶粒径例如以结晶粒的长轴的中值为代表。
障壁层20例如为非晶质。
接触层22设置在氧化物半导体层10与障壁层20之间。接触层22设置在第1区域10a与源极电极16之间。另外,接触层22设置在第2区域10b与漏极电极18之间。
接触层22例如与障壁层20相接。接触层22例如与氧化物半导体层10相接。接触层22例如与第1区域10a相接。接触层22例如与第2区域10b相接。
接触层22具有减小第1区域10a与源极电极16之间的电阻的功能。接触层22具有减小第2区域10b与漏极电极18之间的电阻的功能。
接触层22含有与第1金属元素及第1元素不同的第2元素。第2元素可以含有2种以上的元素。
第2元素例如是选自由铟(In)、锌(Zn)、锡(Sn)及镉(Cd)所组成的群中的至少一种元素。
接触层22例如为金属氧化物。
接触层22例如含有铟(In)及锡(Sn)作为第2元素。接触层22例如是含有铟(In)及锡(Sn)的氧化物。
接触层22的厚度例如为1nm以上10nm以下。接触层22例如为结晶质。
层间绝缘层32设置在栅极电极12、源极电极16及漏极电极18的周围。层间绝缘层32例如为氧化物、氮化物或氮氧化物。层间绝缘层32例如为氧化硅、氮化硅或氮氧化硅。
此外,也能够在源极电极16与障壁层20之间及漏极电极18与障壁层20之间设置与第2实施方式中所说明的金属层相同的金属层。
以上,根据第3实施方式,与第1实施方式相同,得以抑制热处理后的阈值电压的变动,实现具有高耐热性的氧化物半导体晶体管。另外,根据第3实施方式,由于为SGT,所以能够在单位面积内以较高的密度配置晶体管。
(第4实施方式)
第4实施方式的半导体存储装置具备:第1配线,在第1方向上延伸;第2配线,在与第1方向交叉的第2方向上延伸;以及存储单元;存储单元具备:氧化物半导体层,电连接在第1配线,且由第2配线的一部分包围;栅极绝缘层,设置在氧化物半导体层与第2配线的一部分之间;电容器,电连接在氧化物半导体层;第1导电层,设置在氧化物半导体层与第1配线之间、及氧化物半导体层与电容器之间的至少任一位置,且含有第1金属元素、与第1金属元素不同的第1元素、以及氧(O)及氮(N)中的至少任一元素;以及第2导电层,设置在氧化物半导体层与第1导电层之间,且含有与第1金属元素及第1元素不同的第2元素、及氧(O)。以下,对与第1至第3实施方式重复的内容,有时省略一部分记述。
第4实施方式的半导体存储装置是半导体存储器400。第4实施方式的半导体存储装置是动态随机存取存储器(DRAM,Dynamic Random Access Memory)。半导体存储器400将第3实施方式的晶体管300用作DRAM的存储单元的开关晶体管。
图5是第4实施方式的半导体存储装置的框图。
如图5所示,半导体存储器400具备存储单元阵列210、字线驱动电路212、行解码器电路214、感测放大器电路215、列解码器电路217及控制电路221。
图6、图7是第4实施方式的半导体存储装置的存储单元阵列的示意剖视图。图6是包含第1方向即第3方向的面的剖视图、图7是包含第2方向及第3方向的面的剖视图。第1方向与第2方向交叉。第1方向与第2方向例如垂直。第3方向是与第1方向及第2方向垂直的方向。第3方向是例如与衬底垂直的方向。
第4实施方式的存储单元阵列210具备立体地配置着存储单元的三维构造。图6、图7中被虚线包围的区域分别表示1个存储单元。
存储单元阵列210具备硅衬底250。
存储单元阵列210在硅衬底250之上例如具备多条位线BL及多条字线WL。位线BL在第1方向上伸长。字线WL在第2方向上伸长。
位线BL与字线WL例如垂直交叉。在位线BL与字线WL交叉的区域配置着存储单元。存储单元中包含第1存储单元MC1及第2存储单元MC2。第1存储单元MC1及第2存储单元MC2是存储单元的一例。
连接在第1存储单元MC1及第2存储单元MC2的位线BL为位线BLx。位线BLx是第1配线的一例。连接在第1存储单元MC1的字线WL为字线WLx。字线WLx是第2配线的一例。
连接在第2存储单元MC2的字线WL为字线WLy。字线WLx配置在位线BLx的一侧。字线WLy设置在位线BLx的另一侧。
存储单元阵列210具有多条板状电极线PL。板状电极线PL连接在各存储单元的板状电极72。
存储单元阵列210为了使各配线与各电极电分离而具备层间绝缘层260。
多条字线WL电连接在行解码器电路214。多条位线BL电连接在感测放大器电路215。
行解码器电路214具备根据所输入的行地址信号选择字线WL的功能。字线驱动电路212具备对由行解码器电路214选择的字线WL施加特定电压的功能。
列解码器电路217具备按照所输入的列地址信号选择位线BL的功能。感测放大器电路215具备对由列解码器电路217选择的位线BL施加特定电压的功能。另外,具备侦测并放大位线BL的电位的功能。
控制电路221具备控制字线驱动电路212、行解码器电路214、感测放大器电路215、列解码器电路217及未图示的其它电路的功能。
字线驱动电路212、行解码器电路214、感测放大器电路215、列解码器电路217及控制电路221等电路例如包含未图示的晶体管或配线层。晶体管是例如使用硅衬底250而形成。
位线BL及字线WL例如为金属。位线BL及字线WL例如为氮化钛、钨、或氮化钛与钨的积层构造。
图8是第4实施方式的半导体存储装置的第1存储单元的示意剖视图。图9是第4实施方式的半导体存储装置的第2存储单元的示意剖视图。
第1存储单元MC1设置在硅衬底250与位线BLx之间。在硅衬底250与第2存储单元MC2之间设置着位线BLx。
第1存储单元MC1设置在位线BLx的下侧。第2存储单元MC2设置在位线BLx的上侧。
第1存储单元MC1设置在位线BLx的一侧。第2存储单元MC2设置在位线BLx的另一侧。
第2存储单元MC2具有使第1存储单元MC1上下颠倒的构造。第1存储单元MC1及第2存储单元MC2分别具备晶体管300及电容器201。
晶体管300具备氧化物半导体层10、栅极电极12、栅极绝缘层14、源极电极16、漏极电极18、障壁层20及接触层22。源极电极16是第1电极的一例。漏极电极18是第2电极的一例。障壁层20是第1导电层的一例。接触层22是第2导电层的一例。晶体管300具备与第3实施方式的晶体管300相同的构成。
氧化物半导体层10电连接在位线BLx。氧化物半导体层10由字线WL的一部分包围。包围氧化物半导体层10的字线WL的一部分为栅极电极12。
氧化物半导体层10具有第1区域10a、第2区域10b及第3区域10c。
电容器201具备单元电极71、板状电极72及电容器绝缘膜73。单元电极71及板状电极72例如为氮化钛。另外,电容器绝缘膜73例如具有氧化锆、氧化铝、氧化锆的积层构造。
电容器201电连接在第1存储单元MC1及第2存储单元MC2的氧化物半导体层10的一端。电容器201的单元电极71连接在漏极电极18。板状电极72连接在板状电极线PL。
源极电极16连接在位线BL。栅极电极12连接在字线WL。栅极电极12是字线WL的一部分。
此外,图6、图7、图8、图9中,位线BL与源极电极16及字线WL与栅极电极12例示了由同一材料同时形成的情况。位线BL与源极电极16及字线WL与栅极电极12也可以分别由不同材料分开地形成。
在第1存储单元MC1的氧化物半导体层10的与连接着电容器201的端部为相反侧的端部(另一端),电连接着位线BLx。在第2存储单元MC2的氧化物半导体层10的与连接着电容器201的端部为相反侧的端部(另一端)电连接着位线BLx。
在第1存储单元MC1的栅极电极12电连接着字线WLx。另外,在第2存储单元MC2的栅极电极12电连接着字线WLy。
晶体管300在氧化物半导体层10与源极电极16及漏极电极18之间具备障壁层20。另外,在氧化物半导体层10与障壁层20之间具备接触层22。
在使用氧化物半导体晶体管作为DRAM的存储单元的开关晶体管的情况下,在形成晶体管后施加高温且长时间的热处理。热处理例如为用来形成电容器的热处理。通过高温且长时间的热处理,氧化物半导体晶体管的阈值电压容易产生变动。
晶体管300在氧化物半导体层10与源极电极16及漏极电极18之间具备障壁层20。因此,即使在形成晶体管后施加高温且长时间的热处理,也能够抑制阈值电压的变动。
另外,晶体管300在氧化物半导体层10与障壁层20之间具备接触层22。因此,接触电阻降低。由此,晶体管300的导通电流增加。
根据第4实施方式,通过使用第3实施方式的晶体管300作为DRAM的开关晶体管,得以抑制热处理后的阈值电压的变动,实现具备高耐热性的半导体存储器。
(第5实施方式)
第5实施方式的半导体装置具备:氧化物半导体层;电极;第1导电层,设置在氧化物半导体层与电极之间,且含有第1金属元素、与第1金属元素不同的第1元素、以及氧(O)及氮(N)中的至少任一元素;以及第2导电层,设置在氧化物半导体层与第1导电层之间,且含有与第1金属元素及第1元素不同的第2元素、以及氧(O)。以下,对与第1实施方式重复的内容,有时省略一部分记述。
图10是第5实施方式的半导体装置的示意剖视图。
第5实施方式的半导体装置包含接触构造500。接触构造500具备氧化物半导体层10、障壁层20、接触层22、配线层40、接触插塞42及层间绝缘层44。障壁层20是第1导电层的一例。接触层22是第2导电层的一例。接触插塞42是电极的一例。
氧化物半导体层10为氧化物半导体。氧化物半导体层10为金属氧化物。氧化物半导体层10例如为非晶质。
氧化物半导体层10例如含有铟(In)、镓(Ga)及锌(Zn)。氧化物半导体层10中所含的第1金属元素中的铟、镓及锌共计的原子比例如为90%以上。另外,氧化物半导体层10中所含的除氧以外的元素中的铟、镓及锌共计的原子比例如为90%以上。例如,在氧化物半导体层10中,不存在除氧以外的具有比铟、镓及锌中的任一元素大的原子比的元素。
配线层40例如为金属或金属化合物。
接触插塞42设置在氧化物半导体层10与配线层40之间。接触插塞42含有金属。接触插塞42例如为金属或金属化合物。接触插塞42例如为钨(W)或钼(Mo)。
障壁层20设置在氧化物半导体层10与接触插塞42之间。障壁层20例如与接触插塞42相接。障壁层20作为从氧化物半导体层10向接触插塞42侧扩散的氧的扩散障壁发挥功能。
障壁层20含有第1金属元素、与第1金属元素不同的第1元素、以及氧(O)及氮(N)中的至少任一元素。第1元素可以含有2种以上的元素。
第1金属元素例如是选自由钛(Ti)、银(Ag)、镍(Ni)、铜(Cu)及钽(Ta)所组成的群中的至少一种元素。另外,第1元素例如是选自由锌(Zn)、硅(Si)、铝(Al)、锡(Sn)、镓(Ga)、铪(Hf)、镧(La)及铈(Ce)所组成的群中的至少一种元素。
障壁层20例如为氧化物、氮化物或氮氧化物。
障壁层20例如为含有钛(Ti)作为第1金属元素,含有锌(Zn)及硅(Si)作为第1元素的氧化物。
障壁层20中所含的第1金属元素的浓度例如为3原子%以上30原子%以下。
障壁层20的厚度例如比接触层22的厚度厚。障壁层20的厚度及接触层22的厚度是从氧化物半导体层10朝接触插塞42的方向的厚度。
障壁层20的厚度例如为接触层22的厚度的1.5倍以上。障壁层20的厚度例如为5nm以上30nm以下。
障壁层20例如为结晶质。障壁层20的结晶粒径例如小于接触层22的结晶粒径。障壁层20及接触层22的结晶粒径例如以结晶粒的长轴的中值为代表。
障壁层20例如为非晶质。
接触层22设置在氧化物半导体层10与障壁层20之间。接触层22例如与障壁层20相接。接触层22例如与氧化物半导体层10相接。
接触层22具备降低氧化物半导体层10与接触插塞42之间的电阻的功能。
接触层22含有与第1金属元素及第1元素不同的第2元素。第2元素可以含有2种以上的元素。
第2元素例如是选自由铟(In)、锌(Zn)、锡(Sn)及镉(Cd)所组成的群中的至少一种元素。
接触层22例如为金属氧化物。
接触层22例如含有铟(In)及锡(Sn)作为第2元素。接触层22例如是含有铟(In)及锡(Sn)的氧化物。
接触层22的厚度例如为1nm以上10nm以下。接触层22例如为结晶质。
层间绝缘层44设置在氧化物半导体层10与配线层40之间。层间绝缘层44例如为氧化硅、氮化硅或氮氧化硅。
在接触构造500不具备障壁层20的情况下,接触插塞42因形成接触构造500后施加的热处理而氧化。即,氧化物半导体层10中所含的氧扩散至接触插塞42,使构成接触插塞42的金属氧化,形成金属氧化物层。
通过在氧化物半导体层10与接触插塞42之间形成金属氧化物层,氧化物半导体层10与接触插塞42之间的接触电阻增加。
接触构造500在氧化物半导体层10与接触插塞42之间具备障壁层20。通过具备障壁层20,得以抑制接触插塞42氧化。因此,得以抑制氧化物半导体层10与接触插塞42之间的接触电阻增加。
另外,接触构造500在氧化物半导体层10与障壁层20之间具备接触层22。因此,氧化物半导体层10与接触插塞42之间的接触电阻降低。
此外,也能够在接触插塞42与障壁层20之间设置与第2实施方式中所说明的金属层相同的金属层。
以上,根据第5实施方式,得以抑制热处理后的接触电阻增加,实现具有高耐热性的半导体装置。
在第1至第4实施方式中,以在第1区域10a与源极电极16之间及第2区域10b与漏极电极18之间这两个位置设置着障壁层20及接触层22的晶体管为例进行了说明。但,障壁层20及接触层22也可以设为设置在第1区域10a与源极电极16之间及第2区域10b与漏极电极18之间的任一位置的晶体管。
在第1至第5实施方式中,以氧化物半导体层10为含有铟(In)、镓(Ga)及锌(Zn)的金属氧化物的情况为例进行了说明,但也能够在氧化物半导体层10中应用其它金属氧化物。
以上,对本发明的若干个实施方式进行了说明,但这些实施方式是作为例子而提出,并非意图限定发明范围。这些新颖的实施方式能够以其它各种方式实施,在不脱离发明主旨的范围内,能够进行各种省略、置换、变更。例如,能够将一实施方式的构成要素置换或变更为其它实施方式的构成要素。这些实施方式或其变化包含在发明的范围或主旨中,并且包含在权利要求书所记载的发明及其同等的范围内。
[符号的说明]
10:氧化物半导体层
10a:第1区域
10b:第2区域
10c:第3区域
12:栅极电极
14:栅极绝缘层
16:源极电极(第1电极)
18:漏极电极(第2电极)
20:障壁层(第1导电层)
22:接触层(第2导电层)
23:金属层(第3导电层)
42:接触插塞(导电层)
100:晶体管(半导体装置)
200:晶体管(半导体装置)
201:电容器
300:晶体管(半导体装置)
400:半导体存储器(半导体存储装置)
BLx:位线(第1配线)
MC1:第1存储单元(存储单元)
WLx:字线(第2配线)。

Claims (20)

1.一种半导体装置,其特征在于包括:
氧化物半导体层;
栅极电极;
栅极绝缘层,设置在所述氧化物半导体层与所述栅极电极之间;
第1电极,电连接在所述氧化物半导体层的第1位置;
第2电极,电连接在所述氧化物半导体层的相对于所述第1位置位于第1方向的第2位置;
第1导电层,设置在所述氧化物半导体层与所述第1电极之间、及所述氧化物半导体层与所述第2电极之间的至少任一位置,且含有氧及氮中的至少任一元素、第1金属元素、以及与所述第1金属元素不同的第1元素;以及
第2导电层,设置在所述氧化物半导体层与所述第1导电层之间,且含有与所述第1金属元素及所述第1元素不同的第2元素、以及氧;且
所述栅极电极的隔着所述栅极绝缘层而与所述氧化物半导体层对向的部分的所述第1方向的位置位于所述第1位置与所述第2位置之间。
2.根据权利要求1所述的半导体装置,其特征在于:所述第1金属元素是选自由钛、银、镍、铜及钽所组成的群中的至少一种元素。
3.根据权利要求1或2所述的半导体装置,其特征在于:所述第1元素是选自由锌、硅、铝、锡、镓、铪、镧及铈所组成的群中的至少一种元素。
4.根据权利要求1或2所述的半导体装置,其特征在于:所述第2元素是选自由铟、锌、锡及镉所组成的群中的至少一种元素。
5.根据权利要求1或2所述的半导体装置,其特征在于:所述第1电极及所述第2电极是具有与所述第1导电层不同化学组成的金属。
6.根据权利要求1或2所述的半导体装置,其特征在于:所述第1电极及所述第2电极含有钨或钼。
7.根据权利要求1或2所述的半导体装置,其特征在于:所述氧化物半导体层含有铟、镓及锌。
8.根据权利要求1或2所述的半导体装置,其特征在于还包括:
第3导电层,设置在所述第1电极或所述第2电极与所述第1导电层之间,含有所述第1金属元素,且所述第1金属元素的浓度高于所述第1导电层的所述第1金属元素的浓度。
9.根据权利要求1或2所述的半导体装置,其特征在于:所述第1导电层的厚度比所述第2导电层的厚度厚。
10.根据权利要求1或2所述的半导体装置,其特征在于:所述第1导电层的结晶粒径小于所述第2导电层的结晶粒径。
11.根据权利要求1或2所述的半导体装置,其特征在于:所述第1导电层为非晶质。
12.根据权利要求1或2所述的半导体装置,其特征在于:所述栅极电极包围所述氧化物半导体层。
13.一种半导体存储装置,其特征在于包括:
第1配线,在第1方向上延伸;
第2配线,在与所述第1方向交叉的第2方向上延伸;以及
存储单元;
所述存储单元包括:
氧化物半导体层,与所述第1配线电连接,由所述第2配线的一部分包围;
栅极绝缘层,设置在所述氧化物半导体层与所述第2配线的一部分之间;
电容器,电连接在所述氧化物半导体层;
第1导电层,设置在所述氧化物半导体层与所述第1配线之间、及所述氧化物半导体层与所述电容器之间的至少任一位置,含有氧及氮中的至少任一元素、第1金属元素、以及与所述第1金属元素不同的第1元素;以及
第2导电层,设置在所述氧化物半导体层与所述第1导电层之间,且含有与所述第1金属元素及所述第1元素不同的第2元素、以及氧。
14.根据权利要求13所述的半导体存储装置,其特征在于:所述第1金属元素是选自由钛、银、镍、铜及钽所组成的群中的至少一种元素。
15.根据权利要求13或14所述的半导体存储装置,其特征在于:所述第1元素是选自由锌、硅、铝、锡、镓、铪、镧及铈所组成的群中的至少一种元素。
16.根据权利要求13或14所述的半导体存储装置,其特征在于:所述第2元素是选自由铟、锌、锡及镉所组成的群中的至少一种元素。
17.一种半导体装置,其特征在于包括:
氧化物半导体层;
电极;
第1导电层,其设置在所述氧化物半导体层与所述电极之间,且含有氧及氮中的至少任一元素、第1金属元素、以及与所述第1金属元素不同的第1元素;以及
第2导电层,其设置在所述氧化物半导体层与所述第1导电层之间,且含有与所述第1金属元素及所述第1元素不同的第2元素、以及氧。
18.根据权利要求17所述的半导体装置,其特征在于:所述第1金属元素是选自由钛、银、镍、铜及钽所组成的群中的至少一种元素。
19.根据权利要求17或18所述的半导体装置,其特征在于:所述第1元素是选自由锌、硅、铝、锡、镓、铪、镧及铈所组成的群中的至少一种元素。
20.根据权利要求17或18所述的半导体装置,其特征在于:所述第2元素是选自由铟、锌、锡及镉所组成的群中的至少一种元素。
CN202110220032.2A 2020-09-16 2021-02-26 半导体装置及半导体存储装置 Pending CN114267728A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020155888A JP2022049604A (ja) 2020-09-16 2020-09-16 半導体装置及び半導体記憶装置
JP2020-155888 2020-09-16

Publications (1)

Publication Number Publication Date
CN114267728A true CN114267728A (zh) 2022-04-01

Family

ID=80627113

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110220032.2A Pending CN114267728A (zh) 2020-09-16 2021-02-26 半导体装置及半导体存储装置

Country Status (4)

Country Link
US (1) US11769810B2 (zh)
JP (1) JP2022049604A (zh)
CN (1) CN114267728A (zh)
TW (1) TWI789716B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022143580A (ja) * 2021-03-17 2022-10-03 キオクシア株式会社 半導体装置及び半導体記憶装置
JP2023142623A (ja) 2022-03-25 2023-10-05 セイコーエプソン株式会社 セルロースの糖化方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100937173B1 (ko) * 2006-12-26 2010-01-15 엘지디스플레이 주식회사 박막트랜지스터 액정표시장치용 어레이 기판 및 그제조방법
JP2008270313A (ja) 2007-04-17 2008-11-06 Matsushita Electric Ind Co Ltd 半導体記憶素子
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR102088281B1 (ko) * 2010-01-22 2020-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9040981B2 (en) * 2012-01-20 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102290247B1 (ko) * 2013-03-14 2021-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
US9859439B2 (en) * 2013-09-18 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5856227B2 (ja) 2014-05-26 2016-02-09 ルネサスエレクトロニクス株式会社 半導体装置
JP6538598B2 (ja) 2016-03-16 2019-07-03 株式会社東芝 トランジスタ及び半導体記憶装置
JP2018157101A (ja) 2017-03-17 2018-10-04 東芝メモリ株式会社 トランジスタ、メモリ及びトランジスタの製造方法
JP7051511B2 (ja) * 2018-03-21 2022-04-11 キオクシア株式会社 半導体装置及びその製造方法
CN112970122B (zh) * 2018-10-09 2024-05-14 美光科技公司 形成装置的方法及相关装置与电子系统

Also Published As

Publication number Publication date
US20220085182A1 (en) 2022-03-17
US11769810B2 (en) 2023-09-26
JP2022049604A (ja) 2022-03-29
TW202213720A (zh) 2022-04-01
TWI789716B (zh) 2023-01-11

Similar Documents

Publication Publication Date Title
TWI786507B (zh) 半導體裝置及半導體記憶裝置
CN113451405B (zh) 半导体装置及半导体存储装置
TWI789716B (zh) 半導體裝置及半導體記憶裝置
US20200381557A1 (en) Semiconductor device and semiconductor memory device
US11978807B2 (en) Semiconductor device and semiconductor memory device
TWI797636B (zh) 半導體裝置與半導體記憶裝置
US11374130B2 (en) Semiconductor device and semiconductor memory device
TWI782571B (zh) 半導體裝置及半導體記憶裝置
US20230290882A1 (en) Semiconductor device and semiconductor memory device
US20230200050A1 (en) Semiconductor device and semiconductor memory device
CN115867025A (zh) 半导体装置及半导体存储装置
CN115863427A (zh) 半导体装置、半导体存储装置及半导体装置的制造方法
CN116825821A (zh) 半导体器件以及半导体存储器件
JP2024000908A (ja) 半導体装置及び半導体記憶装置
CN115835623A (zh) 半导体存储装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination