CN114253338A - 带隙基准电压产生电路 - Google Patents

Abstract

本发明提供一种带隙基准电压产生电路，所述带隙基准电压产生电路包括：带隙基准电压模块，用于输出带隙基准电压；偏置电压生成模块，与所述带隙基准电压模块连接，用于输出偏置电压至所述带隙基准电压模块，以使所述带隙基准电压模块输出带隙基准电压；所述偏置电压生成模块至少包括两个PMOS管，所述PMOS管串联于工作电压线路中。本发明通过偏置电压电路结构的改善，提供一种工作电压范围较宽的带隙基准电压产生电路。

Description

带隙基准电压产生电路

技术领域

本发明属于电压产生电路设计的技术领域，涉及一种电压产生电路，特别是涉及一种带隙基准电压产生电路。

背景技术

目前，在深亚微米工艺下，管子的耐压会变得比较低，比如在55nm工艺下，IO高压管的工作电压只有3.3V，则其耐压只有3.3*1.1＝3.6V。但是有些芯片是需要用锂电池供电的，其最高工作电压可能会到4.3V，还有些电路中直接用5V供电，这些情况下都会超出bandgap的工作电压，会导致bandgap的输出电压不准。其中，bandgap为英文Bandgapvoltage reference的简称，为带隙基准。

因此，如何提供一种带隙基准电压产生电路，以解决现有技术无法提供一种工作电压范围较大的带隙基准电压产生电路等缺陷，成为本领域技术人员亟待解决的技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种带隙基准电压产生电路，用于解决现有技术无法扩大带隙基准电压产生电路的工作电压范围的问题。

为实现上述目的及其他相关目的，本发明一方面提供一种带隙基准电压产生电路，所述带隙基准电压产生电路包括：带隙基准电压模块，用于输出带隙基准电压；偏置电压生成模块，与所述带隙基准电压模块连接，用于输出偏置电压至所述带隙基准电压模块，以使所述带隙基准电压模块输出带隙基准电压；所述偏置电压生成模块至少包括两个PMOS管，所述PMOS管串联于工作电压线路中。

于本发明的一实施例中，所述PMOS管包括第一偏置PMOS管、第二偏置PMOS管和第三偏置PMOS管；所述第一偏置PMOS管、所述第二偏置PMOS管和所述第三偏置PMOS管依次串联于工作电压线路中。

于本发明的一实施例中，所述第一偏置PMOS管的源极与所述工作电压正极连接，栅极与漏极连接并连接于所述第二偏置PMOS管的源极；所述第二偏置PMOS管的栅极与漏极连接并连接于所述第三偏置PMOS管的源极；所述第三偏置PMOS管的栅极与漏极连接，并作为所述偏置电压的输出端。

于本发明的一实施例中，所述偏置电压生成模块还包括：第一偏置NMOS管；所述第一偏置NMOS管的漏极与所述第三偏置PMOS管的漏极连接，栅极作为所述偏置电压生成模块的输入端，源极与地连接。

于本发明的一实施例中，所述偏置电压生成模块的输入端用于接入负温度系数电压。

于本发明的一实施例中，所述带隙基准电压模块包括：电流镜单元、正温度系数电压转换单元、正负温度系数叠加单元和带隙基准电压输出单元；所述电流镜单元用于将第一be结电压和第二be结电压的差值转换为电流；所述第一be结电压和所述第二be结电压的差值为正温度系数电压；所述正温度系数电压转换单元用于将所述电流间接转换为所述正温度系数电压；所述正负温度系数叠加单元用于将所述正温度系数电压和负温度系数电压叠加，生成所述带隙基准电压；所述带隙基准电压为与温度无关的电压量；所述带隙基准电压输出单元用于输出所述带隙基准电压。

于本发明的一实施例中，所述电流镜单元包括：第零MOS管、第一MOS管、第二MOS管和第三MOS管；所述第零MOS管的源极与所述第一MOS管的源极连接，所述第零MOS管的栅极与所述第一MOS管的栅极连接；所述第二MOS管的源极与所述第三MOS管的源极连接，所述第二MOS管的漏极与所述第零MOS管的漏极连接，所述第三MOS管的漏极与所述第一MOS管的漏极连接；所述第三MOS管的栅极输入所述第一be结电压，所述第二MOS管的栅极输入所述第二be结电压。

于本发明的一实施例中，所述正温度系数电压转换单元包括：第一电阻、第二电阻、第三电阻、第零三极管、第一三极管、第十MOS管和第十一MOS管；所述第十MOS管的栅极与所述第十一MOS管的栅极连接，用于接入所述偏置电压；所述第十MOS管的漏极分别与所述第一电阻的一端、所述第二电阻的一端连接，连接点的电压为所述第二be结电压；所述第一电阻的另一端与地连接；所述第十一MOS管的漏极与所述第三电阻的一端连接，连接点的电压为所述第一be结电压；所述第三电阻的另一端与地连接；所述第二电阻的另一端与所述第一三极管的发射极连接，所述第十一MOS管的漏极与所述第零三极管的发射极连接；所述第零三极管的基极分别与集电极、地连接，所述第一三极管的基极分别与集电极、地连接。

于本发明的一实施例中，所述正负温度系数叠加单元包括：第四MOS管和第五MOS管；所述第四MOS管的栅极与所述第五MOS管的栅极连接；所述第五MOS管的栅极与漏极连接，用于接入所述负温度系数电压。

于本发明的一实施例中，所述带隙基准电压输出单元包括：第九MOS管和第四电阻；所述第九MOS管的源极与所述工作电压正极连接，漏极与所述第四电阻的一端连接，连接点作为所述带隙基准电压的输出端；所述第四电阻的另一端与地连接。

如上所述，本发明所述的带隙基准电压产生电路，具有以下有益效果：

本发明的bandgap电路采取了特殊的设计思路，使得其工作电压很宽，并且在比较高的电压工作时，bandgap内部的管子还能保证处于规定耐压范围之内，从而可以保证bandgap输出电压的稳定性。例如，在55nm下用IO管子设计电路，其工作电压可以从1.2～5V，同现有的普通的bandgap架构相比扩大了工作电压范围。

附图说明

图1显示为本发明的带隙基准电压产生电路于一实施例中的电路结构示意图。

图2显示为本发明的带隙基准电压产生电路于一实施例中的带隙基准电压模块电路图。

图3显示为本发明的带隙基准电压产生电路于一实施例中的偏置电压生成模块电路图。

图4显示为现有技术中的偏置电压生成模块电路图。

元件标号说明

1 带隙基准电压产生电路

11 带隙基准电压模块

12 偏置电压生成模块

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

本发明所述的带隙基准电压产生电路通过偏置电压电路结构的改善，提供一种工作电压范围较宽的带隙基准电压产生电路。

以下将结合图1至图4详细阐述本实施例的一种带隙基准电压产生电路的原理及实施方式，使本领域技术人员不需要创造性劳动即可理解本实施例的带隙基准电压产生电路。

请参阅图1，显示为本发明的带隙基准电压产生电路于一实施例中的电路结构示意图。如图1所示，所述带隙基准电压产生电路1包括：带隙基准电压模块11和偏置电压生成模块12。

所述带隙基准电压模块11用于输出带隙基准电压REF_OUT。

所述偏置电压生成模块12与所述带隙基准电压模块11连接，用于输出偏置电压VBPCAS至所述带隙基准电压模块11，以使所述带隙基准电压模块11结合VBN输出带隙基准电压；所述偏置电压生成模块至少包括两个PMOS(P-Metal-Oxide-Semiconductor，P型金属-氧化物-半导体)管，所述PMOS管串联于工作电压线路中。

于实际应用中，PMOS管可以是两个、三个或三个以上等任何符合本发明带隙基准电压产生电路原理的数量。

请参阅图2，显示为本发明的带隙基准电压产生电路于一实施例中的带隙基准电压模块电路图。如图2所示，所述带隙基准电压模块11包括：电流镜单元、正温度系数电压转换单元、正负温度系数叠加单元和带隙基准电压输出单元。

所述电流镜单元用于将第一be结电压VBE1和第二be结电压VBE2的差值转换为电流；所述第一be结电压VBE1和所述第二be结电压VBE2的差值为正温度系数电压。

于一实施例中，所述电流镜单元包括：第零MOS管M0、第一MOS管M1、第二MOS管M2和第三MOS管M3。

所述第零MOS管M0的源极与所述第一MOS管M1的源极连接，并连接VDD，所述第零MOS管M0的栅极与所述第一MOS管M1的栅极连接。

所述第二MOS管M2的源极与所述第三MOS管M3的源极连接，所述第二MOS管M2的漏极与所述第零MOS管M0的漏极连接，所述第三MOS管M3的漏极与所述第一MOS管M1的漏极连接。

所述第三MOS管M3的栅极输入所述第一be结电压VBE1，所述第二MOS管M2的栅极输入所述第二be结电压VBE2。

所述正温度系数电压转换单元用于将所述电流间接转换为所述正温度系数电压。

于一实施例中，所述正温度系数电压转换单元包括：第一电阻R1、第二电阻R2、第三电阻R3、第零三极管Q0、第一三极管Q1、第十MOS管M10和第十一MOS管M11。

所述第十MOS管M10的栅极与所述第十一MOS管M11的栅极连接，用于接入所述偏置电压VBPCAS。

所述第十MOS管M10的漏极分别与所述第一电阻R1的一端、所述第二电阻R2的一端连接，连接点的电压为所述第二be结电压VBE2；所述第一电阻R1的另一端与地GND连接。

所述第十一MOS管M11的漏极与所述第三电阻R3的一端连接，连接点的电压为所述第一be结电压VBE1；所述第三电阻R3的另一端与地GND连接。

所述第二电阻R2的另一端与所述第一三极管Q1的发射极连接，所述第十一MOS管M11的漏极与所述第零三极管Q0的发射极连接。

所述第零三极管Q0的基极分别与集电极、地GND连接，所述第一三极管Q1的基极分别与集电极、地GND连接。

所述正负温度系数叠加单元用于将所述正温度系数电压VBE1-VBE2和负温度系数电压VBN叠加，生成所述带隙基准电压REF_OUT；所述带隙基准电压为与温度无关的电压量。

于一实施例中，所述正负温度系数叠加单元包括：第四MOS管M4和第五MOS管M5。

所述第四MOS管M4的栅极与所述第五MOS管M5的栅极连接。

所述第五MOS管M5的栅极与漏极连接，用于接入所述负温度系数电压VBN。

所述带隙基准电压输出单元用于输出所述带隙基准电压REF_OUT。

于一实施例中，所述带隙基准电压输出单元包括：第九MOS管M9和第四电阻R4。

所述第九MOS管M9的源极与所述工作电压正极VDD连接，漏极与所述第四电阻R4的一端连接，连接点作为所述带隙基准电压REF_OUT的输出端。

所述第四电阻R4的另一端与地GND连接。

请参阅图3，显示为本发明的带隙基准电压产生电路于一实施例中的偏置电压生成模块电路图。如图3所示，所述PMOS管包括第一偏置PMOS管M12、第二偏置PMOS管M13和第三偏置PMOS管M14。

所述第一偏置PMOS管M12、所述第二偏置PMOS管M13和所述第三偏置PMOS管M14依次串联于工作电压线路中。

具体地，所述第一偏置PMOS管M12的源极与所述工作电压正极VDD连接，栅极与漏极连接并连接于所述第二偏置PMOS管M13的源极。

所述第二偏置PMOS管M13的栅极与漏极连接并连接于所述第三偏置PMOS管M14的源极。

所述第三偏置PMOS管M14的栅极与漏极连接，并作为所述偏置电压VBPCAS的输出端。

于一实施例中，所述偏置电压生成模块还包括：第一偏置NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)管M15。

所述第一偏置NMOS管M15的漏极与所述第三偏置PMOS管M14的漏极连接，栅极作为所述偏置电压生成模块的输入端，源极与地GND连接。

具体地，所述偏置电压生成模块的输入端用于接入负温度系数电压VBN。

请参阅图4，显示为现有技术中的偏置电压生成模块电路图。如图4所示，呈现了一种现有技术中的低电压bandgap的pmos cascode管偏置电压生成电路。为了便于电路原理及技术效果的说明，以55nm工艺下IO管子来设计本发明的bandgap电压产生电路，但并不代表局限于此工艺。

现有技术的图4电路与本发明的图3电路相比，通常技术存在一个问题是如果bandgap工作电压VDD过高，会导致bandgap内部部分管子的耐压有问题，最主要是M10，M11的耐压问题。现对耐压问题进行具体分析，M10管子的drain端和source端电压为：

|Vds(M10)|＝VBPCAS+|Vgs(M10)|-VBE2；

即|Vds(M10)|＝VDD-|Vgs(M16)|+|Vgs(M10)|-VBE2；

即|Vds(M10)|＝VDD-(|Vgs(M16)|-|Vgs(M10)|)-VBE2。

由上述表达式可知，当bandgap电压比较高的时候，比如VDD为5V时，假设|Vgs(M16)|＝1V，|Vgs(M10)|＝0.7V，VBE2＝0.7V，于实际应用中，这些假设也是比较符合实际情况的，此时|Vds(M10)|＝5-(1-0.7)-0.7＝4V，明显会超过3.6V，会导致耐压问题。

本发明的图3电路分析如下：使得bandgap工作电压处于一个合适的区域让bandgap电路能够正常工作，由此计算M10管子的drain端和source端电压差：

|Vds(M10)|＝VBPCAS+|Vgs(M10)|-VBE2；

即|Vds(M10)|＝VDD-|Vgs(M12)|-|Vgs(M13)|-|Vgs(M14)|+|Vgs(M10)|-VBE2；

即|Vds(M10)|＝VDD-(3*|Vgs(M12)|-|Vgs(M10)|)-VBE2。

上述推导过程利用到了M12、M13、M14管子尺寸一样这个条件。假设|Vgs(M12)|＝|Vgs(M10)|＝0.6V，VBE2＝0.7V，于实际应用中，这些假设也是比较符合实际的。如果bandgaq电路工作电压提升到5V，那么M10管子drain端和source端电压差|Vds(M10)|＝5-(3*0.6-0.6)-0.7＝3.1V，处于3.6V的耐压范围之内。另外假如bandgap工作电压比较低，此bandgap电路也是能够正常工作的。与上面同样假设bandgap正常工作时候，|Vgs(M12)|＝|Vgs(M10)|＝0.6V，VBE2＝0.7V，如果bandgap工作电压VDD<3*0.6V＝1.8V，即VDD<1.8V时，实际上此时VBPCAS＝0V，从而也能保证bandgap电路在比较低的电压(1.2V～1.8V)时实现正常工作。由此，与现有技术相比，本发明显然大大提升了bandgap电路的工作电压范围。

本发明所述的带隙基准电压产生电路的实现装置包括但不限于本实施例列举的带隙基准电压产生电路的结构，凡是根据本发明的原理所做的现有技术的结构变形和替换，都包括在本发明的保护范围内。

综上所述，本发明所述带隙基准电压产生电路采取了特殊的设计思路，使得其工作电压很宽，并且在比较高的电压工作时，bandgap内部的管子还能保证处于规定耐压范围之内，从而可以保证bandgap输出电压的稳定性。例如，在55nm下用IO管子设计电路，其工作电压可以从1.2～5V，同现有的普通的bandgap架构相比扩大了工作电压范围。本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种带隙基准电压产生电路，其特征在于，所述带隙基准电压产生电路包括：

带隙基准电压模块，用于输出带隙基准电压；

偏置电压生成模块，与所述带隙基准电压模块连接，用于输出偏置电压至所述带隙基准电压模块，以使所述带隙基准电压模块输出带隙基准电压；所述偏置电压生成模块至少包括两个PMOS管，所述PMOS管串联于工作电压线路中。

2.根据权利要求1所述的带隙基准电压产生电路，其特征在于，所述PMOS管包括第一偏置PMOS管、第二偏置PMOS管和第三偏置PMOS管；

所述第一偏置PMOS管、所述第二偏置PMOS管和所述第三偏置PMOS管依次串联于工作电压线路中。

3.根据权利要求2所述的带隙基准电压产生电路，其特征在于：

所述第一偏置PMOS管的源极与所述工作电压正极连接，栅极与漏极连接并连接于所述第二偏置PMOS管的源极；

所述第二偏置PMOS管的栅极与漏极连接并连接于所述第三偏置PMOS管的源极；

所述第三偏置PMOS管的栅极与漏极连接，并作为所述偏置电压的输出端。

4.根据权利要求3所述的带隙基准电压产生电路，其特征在于，所述偏置电压生成模块还包括：第一偏置NMOS管；

所述第一偏置NMOS管的漏极与所述第三偏置PMOS管的漏极连接，栅极作为所述偏置电压生成模块的输入端，源极与地连接。

5.根据权利要求4所述的带隙基准电压产生电路，其特征在于，所述偏置电压生成模块的输入端用于接入负温度系数电压。

6.根据权利要求1所述的带隙基准电压产生电路，其特征在于，所述带隙基准电压模块包括：电流镜单元、正温度系数电压转换单元、正负温度系数叠加单元和带隙基准电压输出单元；

所述电流镜单元用于将第一be结电压和第二be结电压的差值转换为电流；所述第一be结电压和所述第二be结电压的差值为正温度系数电压；

所述正温度系数电压转换单元用于将所述电流间接转换为所述正温度系数电压；

所述正负温度系数叠加单元用于将所述正温度系数电压和负温度系数电压叠加，生成所述带隙基准电压；所述带隙基准电压为与温度无关的电压量；

所述带隙基准电压输出单元用于输出所述带隙基准电压。

7.根据权利要求6所述的带隙基准电压产生电路，其特征在于，所述电流镜单元包括：第零MOS管、第一MOS管、第二MOS管和第三MOS管；

所述第零MOS管的源极与所述第一MOS管的源极连接，所述第零MOS管的栅极与所述第一MOS管的栅极连接；

所述第二MOS管的源极与所述第三MOS管的源极连接，所述第二MOS管的漏极与所述第零MOS管的漏极连接，所述第三MOS管的漏极与所述第一MOS管的漏极连接；

所述第三MOS管的栅极输入所述第一be结电压，所述第二MOS管的栅极输入所述第二be结电压。

8.根据权利要求6所述的带隙基准电压产生电路，其特征在于，所述正温度系数电压转换单元包括：第一电阻、第二电阻、第三电阻、第零三极管、第一三极管、第十MOS管和第十一MOS管；

所述第十MOS管的栅极与所述第十一MOS管的栅极连接，用于接入所述偏置电压；

所述第十MOS管的漏极分别与所述第一电阻的一端、所述第二电阻的一端连接，连接点的电压为所述第二be结电压；所述第一电阻的另一端与地连接；

所述第十一MOS管的漏极与所述第三电阻的一端连接，连接点的电压为所述第一be结电压；所述第三电阻的另一端与地连接；

所述第二电阻的另一端与所述第一三极管的发射极连接，所述第十一MOS管的漏极与所述第零三极管的发射极连接；

所述第零三极管的基极分别与集电极、地连接，所述第一三极管的基极分别与集电极、地连接。

9.根据权利要求6所述的带隙基准电压产生电路，其特征在于，所述正负温度系数叠加单元包括：第四MOS管和第五MOS管；

所述第四MOS管的栅极与所述第五MOS管的栅极连接；

所述第五MOS管的栅极与漏极连接，用于接入所述负温度系数电压。

10.根据权利要求6所述的带隙基准电压产生电路，其特征在于，所述带隙基准电压输出单元包括：第九MOS管和第四电阻；

所述第九MOS管的源极与所述工作电压正极连接，漏极与所述第四电阻的一端连接，连接点作为所述带隙基准电压的输出端；

所述第四电阻的另一端与地连接。

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