CN114242851A - 一种半导体器件及其制作方法 - Google Patents

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刘珠明
王长安
宋鹏程
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Abstract

本申请提供了一种半导体器件及其制作方法，涉及半导体技术领域。本申请提供了一种半导体器件及其制作方法，首先提供一衬底，然后基于衬底生长氮化镓层，并对氮化镓层进行铟掺杂，其中，掺杂后的铟组分大于9.5％，最后基于掺杂后的氮化镓层生长外延层，以制作半导体器件。本申请提供的半导体器件及其制作方法具有降低了半导体器件的螺型位错且工艺较为简单的效果。

Description

一种半导体器件及其制作方法
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种半导体器件及其制作方法。
背景技术
氮化镓材料因其优良的光电特性被应用于发光二极管和激光二极管。但由于没有完全匹配的衬底材料，外延生长的氮化镓薄膜中往往存在着大量的线性螺型位错。
然而，螺型位错对氮化镓基发光器件是有害的，螺型位错作为有效的非辐射复合中心，在螺型位错密集区域,少数载流子由于非辐射复合而大量减少，从而大大降低氮化镓发光二极管的发光效率、减少激光器的使用寿命。为了提高氮化镓基发光器件性能，促进氮化镓基发光二极管产业的发展，必须减少氮化镓材料中的螺型位错。
综上，现有技术中存在氮化镓薄膜中存在大量的螺型位错，降低了氮化镓基器件性能的问题。
发明内容
本申请的目的在于提供一种半导体器件及其制作方法，以解决现有技术中存在的氮化镓薄膜中存在大量的螺型位错，降低了氮化镓基器件性能的问题。
为了实现上述目的，本申请实施例采用的技术方案如下：
一方面，本申请实施例提供了一种半导体器件制作方法，所述半导体器件制作方法包括：
提供一衬底；
基于所述衬底生长氮化镓层；
对所述氮化镓层进行铟掺杂，其中，掺杂后的铟组分大于9.5％；
基于掺杂后的氮化镓层生长外延层，以制作半导体器件。
可选地，掺杂后的铟组分位于9.5％～20％之间。
可选地，掺杂后的铟组分位于13％～20％之间。
可选地，掺杂后的铟组分等于20％。
可选地，所述提供一衬底的步骤包括：
提供一蓝宝石衬底；
所述基于所述衬底生长氮化镓层的步骤包括：
基于所述蓝宝石衬底生长氮化镓层。
可选地，所述基于掺杂后的氮化镓层生长外延层的步骤包括：
基于所述掺杂后的氮化镓层生长发光层，以制作半导体发光器件。
另一方面，本申请实施例还提供了一种半导体器件，所述半导体器件制作方法包括：
衬底；
与衬底连接的掺铟氮化镓层，其中，所述掺铟氮化镓层中铟组分大于9.5％；
与所述掺铟氮化镓层相连的外延层。
可选地，所述掺铟氮化镓层中的铟组分位于9.5％～20％之间。
可选地，所述掺铟氮化镓层中的铟组分位于13％～20％之间。
可选地，当所述半导体器件为半导体发光器件时，所述外延层包括发光层。
相对于现有技术，本申请具有以下有益效果：
本申请提供了一种半导体器件及其制作方法，首先提供一衬底，然后基于衬底生长氮化镓层，并对氮化镓层进行铟掺杂，其中，掺杂后的铟组分大于9.5％，最后基于掺杂后的氮化镓层生长外延层，以制作半导体器件。一方面，当对氮化镓层掺铟后，铟的组分大于9.5％时，氮化镓基的螺型位错会转变为刃型位错，进而能够实现降低螺型位错的效果。另一方面，由于本申请直接对氮化镓层掺铟，工艺较为简单，因此利用产业化。
为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。
图1为本申请实施例提供的半导体器件制作方法的一种示例性流程图。
图2为申请实施例中当铟组分为9.5％时的位错示意图。
图3为申请实施例中当铟组分为20％时的位错示意图。
图4为申请实施例中当铟组分为13％时的位错示意图。
图5为本申请实施例提供的半导体器件的结构示意图。
图中：100-半导体器件；110-衬底；120-掺铟氮化镓层；130-外延层。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
需要说明的是，术语“基于A生长B”，值在A的生长面生长B，其中，A生长面可以为选取的面，也可以为A裸露的一面，例如，对于衬底而言，其两个表面均可以作为生长面，对于位于衬底上的其它层级结构而言，其一面与衬底相连，另一面即为生长面。
术语“外延”指利用外延工艺生长层级结构，包括但不限于金属有机物化学气相淀积、分子束外延等工艺。
术语“掺杂”指有目的在这种材料或基质中，掺入少量其他元素或化合物。掺杂可以使材料、基质产生特定的电学、磁学和光学等性能，从而使其具有特定的价值或用途。
下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
正如背景技术中所述，目前，几乎所有的氮化镓都在异质衬底上生长，外延层中均不可避免的会产生螺型位错。螺型位错对氮化镓材料及其器件有不良影响。目前减少螺型位错的方法主要是横向外延过生长技术，其工艺一般为：
首先在衬底上用两步生长法生长1-2um厚的氮化镓作为缓冲层，然后用化学气相沉积法生长50-300nm厚的SiO2或SiN作为掩摸，再用光刻技术刻蚀出一定的窗口图形，最后进行窗口生长，横向过生长直至连成整体。
然而，这一方法的工艺过程较为复杂，需在氮化镓模板上淀积一层SiO2层或SiN层，而淀积SiO2层或SiN层致使外延层引入杂质，从而造成氮化镓薄膜的本征载流子浓度增加，影响器件性能。
有鉴于此，为了解决上述问题，本申请提供了一种半导体器件制作方法，通过在外延生长过程中在氮化镓模板上掺铟，并采用一步生长法生长，极大简化了外延生长工艺。且当铟组分大于9.5％时螺型位错会减小，提升了氮化镓基器件的性能。
下面对本申请提供的半导体器件制作方法进行示例性说明：
作为一种实现方式，请参阅图1，该半导体器件制作方法包括：
S102，提供一衬底。
S104，基于衬底生长氮化镓层。
S106，对氮化镓层进行铟掺杂，其中，掺杂后的铟组分大于9.5％。
S108，基于掺杂后的氮化镓层生长外延层，以制作半导体器件。
通过在氮化镓层进行铟掺杂，并且控制掺杂后铟组分的方式，使得氮化镓基的螺型位错降低，即衬底与氮化镓层之间的螺型位错降低，在此基础上，氮化镓层与外延层之间的螺型位错也能够得到降低，进而提升半导体器件的性能。
其中，本申请并不对衬底的类型进行限定，可选地，本申请此采用蓝宝石衬底，并基于该蓝宝石衬底的生长面生长氮化镓层。
此外，本申请提供的半导体器件可以为半导体发光器件，在此基础上，S108包括：
基于掺杂后的氮化镓层生长发光层，以制作半导体发光器件。
例如，发光层可以为包括N型层、量子阱层以及P型层等，在此不做限定，当然地，在一些实施例中，氮化镓层也可以为发光层的一部分。
申请人经研究发现，当外延生长过程中在氮化镓模板上掺铟用一步生长法生长，且在铟组分大于9.5％时，氮化镓基中螺型位错会转变为刃型位错，进而使得螺型位错减少。
例如，请参阅图2，图2中(a)为将9.5％铟组分掺入GaN样品中，得到In0.095Ga0.905N掺杂样品，测试In0.095Ga0.905N/GaN异质界面，测试结果显示界面存在非周期性位错网，所有直线位错平行于<11-20>方向，这些位错被判定为螺型位错，判定方法见图2中(b)：
沿着箭头X1的一簇位错线消失，说明这簇位错线满足位错不可见准则g.b＝0，其中，g表示衍射矢量，b均表示伯格斯矢量，因此这簇位错线的伯格斯矢量b＝1/3[-1-120]，由于伯格斯矢量平行于位错线方向[-1-120]，这簇位错被判定为螺型位错。同样的方法可以判定其它两簇位错(箭头Y1与箭头Z1所示)也为螺型位错。因此，异质界面位错全部为螺型位错。
并且，当铟组分小于9.5％时，界面位错也全部为螺型位错；而当铟组分大于9.5％时，界面位错中的螺型位错逐渐转变为刃型位错。
申请人研究发现，当铟组分逐渐增大时，InGaN/GaN异质界面螺型位错逐渐转变为刃型位错，使得螺型位错明显减少。并且，当铟组分达到20％时，器件中的螺型位错全部转变为刃型位错。请参阅图3，图3中(a)为将20％铟组分掺入GaN样品中，得到In0.20Ga0.80N掺杂样品，测试In0.20Ga0.80N/GaN异质界面，测试结果显示界面三簇位错线均沿着<10-10>方向，这些位错被判定为刃型位错，判定方法见图3中(b)：
沿着箭头W1的一簇位错线消失，说明这簇位错线满足位错不可见准则g.b＝0，这簇位错线的伯格斯矢量b＝1/3[2-1-10]，由于伯格斯矢量垂直于位错线方向[0-110]，这簇位错被判定为刃型位错。同样的方法可以判定其它两簇位错(箭头W2与箭头W3所示)也为刃型位错。故而异质界面位错全部为刃型位错。因此，在一种可选的实现方式中，掺杂后的铟组分位于9.5％～20％之间。
申请人进一步研究发现，当铟组分升高达到13％时，界面位错中的螺型位错能够显著降低，因此，作为一种实现方式，掺杂后的铟组分位于13％～20％之间。
下面以具体实施例进行说明：
请参阅图4中(a)，当将13％铟组分掺入GaN样品中，得到In0.13Ga0.87N掺杂样品，测试In0.13Ga0.87N/GaN异质界面，测试结果显示界面存在沿<11-20>方向的三簇螺型位错和沿[0-110]方向的一簇刃型位错，判定方法见图4中(b)：
沿着箭头Z2的一簇位错线消失，说明这簇位错线满足位错不可见准则g.b＝0，因此这簇位错线的伯格斯矢量b＝1/3[2-1-10]，由于伯格斯矢量平行于位错线方向[2-1-10]，这簇位错被判定为螺型位错。同样的方法也可以判定其它两簇位错(箭头X2与箭头Y2所示)也为螺型位错。
沿着箭头W的一簇位错线消失，说明这簇位错线满足位错不可见准则g.b＝0，因此这簇位错线的伯格斯矢量b＝1/3[2-1-10]，由于伯格斯矢量垂直于位错线方向[0-110]，这簇位错被判定为刃型位错。
根据In0.095Ga0.905N掺杂样品的测试结果和In0.13Ga0.87N掺杂样品的测试结果，我们发现随着铟组分增加，InGaN/GaN异质界面螺型位错转变为刃型位错，螺型位错明显减少。
基于上述可知，本申请优选掺杂后的铟组分等于20％，此时螺型位错可以全部转变为刃型位错，且易于实现，当掺杂后的铟组分进一部增大时，其掺杂难度增大，且螺型位错也会全部转变为刃型位错。
基于上述实现方式，请参阅图5，本申请实施例还提供了一种半导体器件100，该半导体器件100包括：衬底110；与衬底110连接的掺铟氮化镓层120，其中，掺铟氮化镓层120中铟组分大于9.5％；与掺铟氮化镓层120相连的外延层130。
其中，在一种实现方式中，该掺铟氮化镓层120中的铟组分位于9.5％～20％之间。
在一种实现方式中，掺铟氮化镓层120中的铟组分位于13％～20％之间。
优选地，掺铟氮化镓层120中的铟组分为20％。
在一种实现方式中，当半导体器件100为半导体发光器件时，外延层130包括发光层。
综上所述，本申请提供了一种半导体器件及其制作方法，首先提供一衬底，然后基于衬底生长氮化镓层，并对氮化镓层进行铟掺杂，其中，掺杂后的铟组分大于9.5％，最后基于掺杂后的氮化镓层生长外延层，以制作半导体器件。一方面，当对氮化镓层掺铟后，铟的组分大于9.5％时，氮化镓基的螺型位错会转变为刃型位错，进而能够实现降低螺型位错的效果。另一方面，由于本申请直接对氮化镓层掺铟，工艺较为简单，因此利用产业化。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其它的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

Claims (10)

1.一种半导体器件制作方法，其特征在于，所述半导体器件制作方法包括：
提供一衬底；
基于所述衬底生长氮化镓层；
对所述氮化镓层进行铟掺杂，其中，掺杂后的铟组分大于9.5％；
基于掺杂后的氮化镓层生长外延层，以制作半导体器件。
2.如权利要求1所述的半导体器件制作方法，其特征在于，掺杂后的铟组分位于9.5％～20％之间。
3.如权利要求2所述的半导体器件制作方法，其特征在于，掺杂后的铟组分位于13％～20％之间。
4.如权利要求3所述的半导体器件制作方法，其特征在于，掺杂后的铟组分等于20％。
5.如权利要求1所述的半导体器件制作方法，其特征在于，所述提供一衬底的步骤包括：
提供一蓝宝石衬底；
所述基于所述衬底生长氮化镓层的步骤包括：
基于所述蓝宝石衬底生长氮化镓层。
6.如权利要求1所述的半导体器件制作方法，其特征在于，所述基于掺杂后的氮化镓层生长外延层的步骤包括：
基于所述掺杂后的氮化镓层生长发光层，以制作半导体发光器件。
7.一种半导体器件，其特征在于，所述半导体器件包括：
衬底；
与衬底连接的掺铟氮化镓层，其中，所述掺铟氮化镓层中铟组分大于9.5％；
与所述掺铟氮化镓层相连的外延层。
8.如权利要求7所述的半导体器件，其特征在于，所述掺铟氮化镓层中的铟组分位于9.5％～20％之间。
9.如权利要求8所述的半导体器件，其特征在于，所述掺铟氮化镓层中的铟组分位于13％～20％之间。
10.如权利要求7所述的半导体器件，其特征在于，当所述半导体器件为半导体发光器件时，所述外延层包括发光层。
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