CN114207723A - 半导体器件和使用该半导体器件的数据读取方法 - Google Patents

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Abstract

提供了一种半导体器件。该器件包括：以非易失性方式和易失性方式存储数据的存储器和被配置为控制该存储器的存储器控制器。该存储器包括:包括第一字线和第二字线的字线对；正交于第一字线和第二字线并包括第一位线和第一互补位线的第一位线对；以及包括第一存储单元和在字线方向上与第一存储单元相邻的第二存储单元的存储单元对。第一存储单元和第二存储单元各自以易失性方式存储数据。

Description

半导体器件和使用该半导体器件的数据读取方法
技术领域
本公开涉及半导体器件和使用该半导体器件的数据读取方法。更具体地，本公开涉及一种由半导体器件执行的存储非易失性数据和易失性数据的方法。
背景技术
计算机系统可以包括各种类型的存储系统。在计算机系统中，半导体器件可以用作主存储器。主存储器可以包括以快速存取速度随机读取或写入的随机存取存储器(RAM)。使用半导体的数据存储器件可以通过使用诸如硅(Si)、锗(ge)、砷化镓(GaAs)、磷化铟(InP)等半导体来实现。半导体器件可以很大程度上分为易失性存储器件和非易失性存储器件。易失性存储器件是当电源切断时存储的数据被擦除的存储器件。非易失性存储器件是即使当电源被切断时也保持存储的数据的存储器件。
易失性存储器件可以包括静态随机存取存储器(SRAM)或动态RAM(DRAM)。SRAM比DRAM具有更低的功耗和更快的操作特性，已被广泛用于计算机高速缓存设备或便携式电子产品。随着使用存储在存储器件中的数据的方法已经多样化，对能够存储非易失性数据和易失性数据的混合存储器件的需求已经增加。
以上信息仅作为背景信息提供，以帮助理解本公开。关于上述任何内容是否可以作为现有技术应用于本公开，还没有做出确定，也没有做出断言。
发明内容
【技术问题】
本公开的各方面旨在至少解决上述问题和/或缺点，并且至少提供下述优点。因此，本公开的一个方面是提供一种由半导体器件执行的存储非易失性数据和易失性数据的装置和方法。
本公开的另一方面是提供一种用于以非易失性方式和易失性方式存储数据的半导体器件。
【技术解决方案】
附加方面将在下面的描述中部分阐述，并且部分将从描述中显而易见，或者可以通过实践本公开的所呈现的实施例来了解。
根据本公开的一个方面，提供了一种半导体器件。该器件包括:存储器，以非易失性方式和易失性方式存储数据；和存储器控制器，被配置为控制所述存储器。其中所述存储器包括:字线对，包括第一字线和第二字线；第一位线对，与第一字线和第二字线正交，并且包括第一位线和第一互补位线；存储单元对，包括第一存储单元和在字线方向上与第一存储单元相邻的第二存储单元，第一存储单元和第二存储单元各自以易失性方式存储数据。连接到第一位线的第一存储单元的左节点、以及连接到第一互补位线的第一存储单元的右节点和第二存储单元的左节点都连接到从第一字线和第二字线中选择的第一字线。并且根据所选择的第一存储单元的左节点、第一存储单元的右节点和第二存储单元的左节点所连接的第一字线，确定以非易失性方式存储在存储单元对中的数据的值。
从以下结合附图公开了本公开的各种实施例的详细描述中，本公开的其他方面、优点和显著特征对于本领域技术人员来说将变得显而易见。
【有利效果】
本公开的各方面提供了一种由半导体器件执行的存储非易失性数据和易失性数据的装置和方法。
本公开的另一方面提供了一种用于以非易失性方式和易失性方式存储数据的半导体器件。
附图说明
从以下结合附图的描述中，本公开的某些实施例的上述和其他方面、特征和优点将变得更加明显，其中:
图1是根据本公开实施例的半导体器件的框图；
图2是根据本公开实施例的静态随机存取存储器(SRAM)单元的等效电路图；
图3示出了根据本公开实施例的存储单元对；
图4A示出了根据本公开实施例的以非易失性方式存储4位数据的存储单元对；
图4B示出了根据本公开实施例的图4A的存储单元对的结构；
图5是根据本公开实施例的读取以易失性方式存储在存储单元中的数据的方法的流程图；
图6是根据本公开实施例的以易失性方式在存储单元中存储数据的方法的流程图；
图7是根据本公开实施例的读取以非易失性方式存储在存储单元中的数据的方法的流程图；
图8示出了根据本公开实施例的存储单元对；
图9示出了根据本公开实施例的多个存储单元对；
图10示出了根据本公开实施例的多个存储单元；
图11是根据本公开实施例的读取以非易失性方式存储在存储单元对中的数据的方法的流程图；
图12示出了根据本公开实施例的用于检测以非易失性方式存储在存储单元对中的数据的逻辑表达式；
图13是根据本公开实施例的包括半导体器件的电子设备的框图；
图14是根据本公开实施例的电子设备的框图；和
图15示出了根据本公开实施例的电子设备的电路块。
在所有附图中，相同的附图标记用于表示相同的元件。
具体实施方式
根据本公开的一个方面，提供了一种半导体器件。该器件包括以非易失性方式和易失性方式存储数据的存储器和被配置为控制该存储器的存储器控制器。该存储器包括:包括第一字线和第二字线的字线对；垂直于第一字线和第二字线并包括第一位线和第一互补位线的第一位线对；以及包括第一存储单元和在字线方向上与第一存储单元相邻的第二存储单元的存储单元对。第一存储单元和第二存储单元各自以易失性方式存储数据。连接到第一位线的第一存储单元的左节点、连接到第一互补位线的第一存储单元的右节点和第二存储单元的左节点都连接到从第一字线和第二字线中选择的第一字线，并且根据所选择的第一存储单元的左节点、第一存储单元的右节点和第二存储单元的左节点所连接的第一字线来确定以非易失性方式存储在存储单元对中的数据的值。
【发明模式】
参考附图的以下描述被提供来帮助全面理解由权利要求及其等同物定义的本公开的各种实施例。它包括有助于理解的各种具体细节，但是这些仅仅被认为是示例性的。因此，本领域普通技术人员将认识到，在不脱离本公开的范围和精神的情况下，可以对这里描述的各种实施例进行各种改变和修改。此外，为了清楚和简明起见，可以省略对众所周知的功能和结构的描述。
在以下描述和权利要求中使用的术语和词语不限于书面意义，而是仅由发明人使用，以使得能够清楚和一致地理解本公开。因此，对于本领域的技术人员来说，很明显，提供本公开的各种实施例的以下描述仅仅是为了说明的目的，而不是为了限制由所附权利要求及其等同物限定的本公开。
应当理解，单数形式“一”、“一个”和“该”包括复数指代物，除非上下文另有明确规定。因此，例如，提及“部件表面”包括提及一个或多个这样的表面。
在整个公开内容中，表达“a、b或c中的至少一个”表示仅a；仅b；仅c；a和b；a和c；b和c；a、b和c的全部或其变体。
可以根据功能块组件和各种处理步骤来描述本公开。这种功能块可以由被配置为执行指定功能的任何数量的硬件和/或软件组件来实现。这种功能块可以由被配置为执行指定功能的任何数量的硬件和/或软件组件来实现。例如，本公开的功能块可以由一个或多个微处理器或用于某些功能的电路元件来实现。此外，例如，本公开的功能块可以通过各种编程或脚本语言来实现。功能的各方面可以在一个或多个处理器上执行的算法中实现。
此外，本公开可以采用任何数量的用于电子配置、信号处理和/或控制、数据处理等的传统技术。此外，各种附图中所示的连接线或连接器旨在表示各种元件之间的功能关系和/或物理或逻辑耦合。应当注意，在实际设备中可以存在许多替代的或附加的功能关系、物理连接或逻辑连接。
此外，说明书中陈述的诸如“...的单元”和“...模块”的术语可以表示处理至少一个功能或操作的单元，并且该单元可以由硬件、软件或硬件和软件的组合来实现。说明书中陈述的诸如“...的单元”和“...模块”的术语可以存储在可寻址的存储介质中，并且可以由处理器可执行的程序来实现。
此外，为了便于描述，这里可以使用空间上相对的术语，例如“在下面”、“下方”、“较低”、“上面”、“上方”等，来描述如图所示的一个元件或特征与另一个元件或特征的关系。应当理解，除了附图中描绘的方位之外，空间上相对的术语旨在包括使用或操作中的设备的不同方位。例如，当图中的设备被翻转时，被描述为“在其他元件或组件下面”或“在其他元件或组件下方”的元件将被定向为“在其他元件或组件上方”。因此，术语“下面”或“下方”可以包括上面和下方的方位。该设备可以以其他方式定向，并且这里使用的空间相对描述符可以相应地解释。当设备被定向在不同的方向时(相对于另一个方向旋转90°)，说明书中使用的相关描述可以据此解释。
然而，本公开可以以许多不同的形式实施，并且不应该被解释为限于这里阐述的本公开的实施例；相反，提供本公开的这些实施例是为了使本公开彻底和完整，并将本公开的概念完全传达给本领域普通技术人员。此外，本公开的各个实施例可以根据需要通过彼此组合来操作。例如，本公开的一个实施例和本公开的另一个实施例的部分可以彼此组合并用于设备的操作。
图1是根据本公开实施例的半导体器件的框图。
参考图1，半导体器件100可以包括存储器控制器110和存储器120。
半导体器件100可以将数据存储在存储器120中。在本公开的实施例中，半导体器件100可以以非易失性方式存储数据。此外，半导体器件100可以以易失性方式存储数据。在说明书中，以易失性方式存储数据可能意味着当切断对半导体器件100的供电时，存储的数据被擦除。以非易失性方式存储数据可能意味着即使当半导体器件100的电源被切断时，存储的数据也被保持。
存储器控制器110可以控制半导体器件100的整体操作。详细地，存储器控制器110可以将数据存储在存储器120中，或者读取存储在存储器120中的数据。
存储器120可以包括以非易失性方式存储数据的非易失性存储器121和以易失性方式存储数据的易失性存储器122。存储器控制器110可以读取以非易失性方式存储在非易失性存储器121中的数据。此外，存储器控制器110可以以易失性方式将数据存储在易失性存储器122中，或者读取以易失性方式存储在易失性存储器122中的数据。
根据本公开实施例的存储器控制器110可以响应于从外部接收的控制信息来控制存储器120。在本公开的实施例中，控制信息可以是指示非易失性存储器121或易失性存储器122中的至少一个的信息。在本公开的实施例中，控制信息可以通过使用非易失性存储器121和易失性存储器122的地址值来指示非易失性存储器121或易失性存储器122中的至少一个。响应于控制信息，存储器控制器110可以读取以非易失性方式或易失性方式存储在存储器120中的数据，或者以易失性方式存储数据。
在本公开的实施例中，存储在非易失性存储器121中的数据可以是不可变的。数据不可变可能意味着数据不会被存储器控制器110重写。在这种情况下，存储器控制器110可以读取存储在非易失性存储器121中的数据，但是可以不对非易失性存储器121执行数据写操作。然而，存储在非易失性存储器121中的数据可以通过改变包括在非易失性存储器121中的器件的物理连接的操作来重写。
尽管图1示出了存储器120分别包括非易失性存储器121和易失性存储器122，但是在本公开的实施例中，非易失性存储器121和易失性存储器122可以是在单个物理存储器上逻辑上划分的存储器。换句话说，非易失性存储器121和易失性存储器122可以重叠地共享相同的物理空间来存储数据。因此，根据本公开实施例的半导体器件100可以在有限的物理资源内有效地存储以非易失性方式存储的数据和以易失性方式存储的数据。
具体而言，根据本公开的实施例的易失性存储器122可以通过使用半导体器件的特性将数据电存储在存储单元中。相反，根据本公开的实施例的非易失性存储器121可以基于包括电存储数据的存储单元的电路元件之间的物理连接的模式，即以易失性方式存储数据。电路元件之间的物理连接的模式可以与电源无关地保持，并且可以独立于电存储在存储单元中的数据。
存储器120可以包括用于存储数据的存储单元阵列。存储单元阵列可以包括多个存储单元。在本公开的实施例中，存储单元可以构成多个存储单元对。存储单元对可以包括两个存储单元。然而，存储单元阵列和实现存储单元对的方法不限于上述示例。例如，存储单元对可以以包括N个存储单元的存储单元组的形式实现。
在下面的描述中，包括在半导体器件100中的存储单元例如是SRAM单元。然而，本公开的技术特征不限于上述示例，并且本领域技术人员将理解，本公开的技术特征适用于具有类似技术特征的其他形式的存储单元。
图2是根据本公开实施例的SRAM单元的等效电路图。
参考图2，SRAM单元可以通过左连接晶体管TL和右连接晶体管TR连接到包括位线BL和互补位线BLB的位线对以及字线WL。SRAM单元可以包括多个晶体管，例如，左负载晶体管PL和右负载晶体管PR以及左驱动晶体管NL和右驱动晶体管NR。然而，本领域技术人员将理解，除了图2的示例之外，SRAM单元实现方法可以是各种各样的。
在本公开的实施例中，左负载晶体管PL和右负载晶体管PR可以包括p型金属氧化物半导体(PMOS)晶体管。此外，左连接晶体管TL和右连接晶体管TR以及左驱动晶体管NL和右驱动晶体管NR可以包括n型金属氧化物半导体(NMOS)晶体管。
参考图2，左连接晶体管TL和右连接晶体管TR中的每一个的栅极可以电连接到字线WL。左连接晶体管TL和右连接晶体管TR中的每一个的漏极区域可以电连接到位线对BL和BLB。此外，左负载晶体管PL和右负载晶体管PR中的每一个的源极区域可以连接到第一电源电压Vdd，并且左驱动晶体管NL和右驱动晶体管NR中的每一个的源极区域可以连接到第二电源电压GND。在这种状态下，第一电源电压Vdd可以是具有高电压电平的电源电压，第二电源电压GND可以是接地电源电压。
在图2的SRAM单元中，左负载晶体管PL和左驱动晶体管NL可以构成第一反相器，右负载晶体管PR和右驱动晶体管NR可以构成第二反相器。
在这种状态下，左连接晶体管TL的源极区域、左负载晶体管PL的漏极区域和左驱动晶体管NL的漏极区域可以共同电连接到第一节点N1。作为SRAM单元的左节点的第一节点N1可以是第一反相器的输出节点。此外，右连接晶体管TR的源极区域、右负载晶体管PR的漏极区域和右驱动晶体管NR的漏极区域可以共同电连接到第二节点N2。作为SRAM单元的右节点的第二节点N2可以是第二反相器的输出节点。
换句话说，左负载晶体管PL和左驱动晶体管NL中的每一个的栅极可以共同电连接到第二节点N2，从而构成第一锁存电路。右负载晶体管PR和右驱动晶体管NR中的每一个的栅极可以共同电连接到第一节点N1，从而构成第二锁存电路。
参考图2，分别是第一反相器和第二反相器的输出节点的第一节点N1和第二节点N2连接到另一反相器的输入节点。换句话说，第一反相器的输出节点N1连接到第二反相器的输入节点I2，第二反相器的输出节点N2连接到第一反相器的输入节点I1。
基于上述连接结构，SRAM单元可以包括第一反相器、第二反相器和包括用于连接其输入/输出节点(节点N1和N2)的布线的电路元件CE。电路元件CE可以是作为以易失性方式存储1位信息的信息累积单元的触发器电路或锁存电路。
在以下描述中，描述了以易失性方式在SRAM单元中存储数据的方法和读取以易失性方式存储在SRAM单元中的数据的方法。
当第一反相器的第一节点N1处于高电压电平状态时，右驱动晶体管NR处于导通状态，因此第二反相器的第二节点N2处于低电压电平状态。因此，左驱动晶体管N1处于截止状态，第一节点N1的高电压电平状态可以被保持。换句话说，第一节点N1和第二节点N2的电压电平状态可以由交叉连接第一和第二反相器的锁存电路来维持，因此，存储在SRAM单元中的数据可以在施加第一电源电压Vdd期间维持。
为了在SRAM单元中存储数据，高电平的电压可以被施加到字线WL。此外，基于以易失性方式存储的数据的值，可以将彼此具有互补电平的电压施加到位线对BL和BLB中包括的位线BL和互补位线BLB。例如，当数据值“1”将被存储时，高电平电压可以被施加到位线BL，而低电平电压可以被施加到互补位线BLB。当要存储数据值“0”时，低电平电压可以施加到位线BL，而高电平电压可以施加到互补位线BLB。
基于字线WL的电压，左连接晶体管TL和右连接晶体管TR处于导通状态，因此位线对BL和BLB的电压电平状态可以被施加到第一和第二节点N1和N2。可以基于第一和第二节点N1和N2的电压电平状态来检测以易失性方式存储在SRAM单元中的数据值。例如，当第一节点N1处于高电压电平状态而第二节点N2处于低电压电平状态时，稍后可以检测到数据值“1”存储在SRAM单元中。或者，当第一节点N1处于低电压电平状态而第二节点N2处于高电压电平状态时，稍后可以检测到数据值“0”存储在SRAM单元中。
为了读取存储在SRAM单元中的数据，高电平电压(以下称为读取电压)也可以施加到字线WL。此外，可以向位线对BL和BLB提供预充电电压。基于字线WL的高电平电压，左连接晶体管TL和右连接晶体管TR可以处于导通状态。由于锁存电路和位线对BL和BLB彼此电连接，第一和第二节点N1和N2的电压电平状态可以出现在位线对BL和BLB上。位线对BL和BLB的电压电平状态可以被检测为存储在SRAM单元中的数据。
图3示出了根据本公开实施例的存储单元对。存储单元对可以包括两个存储单元。
参考图3，包括多个存储单元对的存储单元阵列可以具有交叉点结构。交叉点结构可以意味着其中在至少一个字线和至少一个位线彼此相交的区域中形成一个存储单元的结构。
存储单元阵列可以具有三维堆叠结构。三维堆叠结构可以意味着其中包括多个存储单元的多个存储单元层被垂直堆叠的结构。当存储单元阵列具有三维堆叠结构时，每个存储单元层可以具有交叉点结构，但是本公开不限于此。
图3的存储单元对可以通过使用第一存储单元和第二存储单元以易失性方式存储2位数据。此外，存储单元对可以通过使用第一存储单元的物理连接模式和第二存储单元的物理连接模式以非易失性方式存储2位数据。
参考图3，存储单元对可以连接到包括多个字线的字线对，以非易失性方式存储数据，这将在下面参考附图详细描述。
存储单元对可以电连接到包括第一字线WL1和第二字线WL2的字线对以及包括位线BL和互补位线BLB的位线对。如上所述，存储单元对可以包括第一存储单元和第二存储单元。在本公开的实施例中，每个存储单元可以是以易失性方式存储1位数据的图2的存储单元。
基于要以非易失性方式存储在存储单元中的数据，存储单元对中包括的每个存储单元的第一和第二左连接晶体管TL1和TL2可以连接到从字线对中包括的字线中选择的一个字线。在这种状态下，左连接晶体管的栅极连接到特定字线可能意味着左连接晶体管的栅极经由接触点而电连接到特定字线。
详细地，每个存储单元可以基于左连接晶体管的栅极所连接的字线以非易失性方式存储1位数据。例如，连接到第一字线WL1的存储单元的左连接晶体管可能意味着数据值“0”存储在存储单元中。此外，连接到第二字线WL2的存储单元的左连接晶体管可以意味着数据值“1”存储在存储单元中。参考图3，示例性地示出了第一存储单元和第二存储单元分别以非易失性方式存储数据值“1”和数据值“0”。换句话说，在图3的结构中，存储单元对可以以非易失性方式存储数据值“10”。
可以保持以非易失性方式存储在存储单元中的每个数据，同时连接到每个存储单元的左连接晶体管的字线保持不变。由于每个存储单元的左连接晶体管和字线经由物理形成的接触点而彼此连接，所以即使当半导体器件100的电源被切断时，也可以保持以非易失性方式存储在存储单元中的数据。
根据本公开实施例的存储单元对可以以图2中描述的易失性方式将数据存储在存储单元中，并且还可以通过使用连接到存储单元的字线以非易失性方式将数据存储在存储单元中。如图3所示，存储单元对包括两个存储单元，2位数据可以以易失性方式和非易失性方式存储。本领域技术人员将理解，如图3所示的存储单元对中包括的存储单元的数量，当存储单元对包括N个存储单元时，可以以易失性方式和非易失性方式存储N位数据。换句话说，存储单元对可以通过使用N个存储单元来存储2N位数据。在设计存储单元阵列时，由于添加字线对器件的布局影响不大，因此存储单元对可以通过添加一个字线以非易失性方式有效地存储附加数据。
在设计存储单元阵列时，为了提高集成度，存储单元阵列中包括的晶体管、字线和位线被有效地布置在衬底上。在这种状态下，为了实现有效的布局，在字线方向上相邻的存储单元的左连接晶体管和右连接晶体管可以共享连接到字线的接触点。换句话说，在字线方向上相邻的存储单元的左连接晶体管和右连接晶体管可以连接到同一字线。另外，第一左连接晶体管TL1和第二右连接晶体管TR2可以连接到同一字线。
因此，如图3所示，第一存储单元的第一右连接晶体管TR1和第二存储单元的第二左连接晶体管TL2可以连接到同一字线，即第一字线WL1。
根据上述布局，基于要以非易失性方式存储在第二存储单元中的数据的逻辑值，检测第二存储单元的第二左连接晶体管TL2所连接的字线。因此，基于第二存储单元的第二左连接晶体管TL2所连接的字线，与第二存储单元相邻的第一存储单元的第一右连接晶体管TL1所连接的字线可以被检测为相同的字线。
图4A示出了以非易失性方式存储4位数据的存储单元对的本公开的实施例。图4A的每个存储单元对可以是图3的存储单元对。
参考图4A，例如，包括第一存储单元(Cell1)和第二存储单元(Cell 2)的第一存储单元对以非易失性方式存储数据“01”，包括第三存储单元(Cell 3)和第四存储单元(Cell4)的第二存储单元对以非易失性方式存储数据“10”。
如上所述，为了有效布局，在字线方向上相邻的存储单元的左连接晶体管AXL和右连接晶体管AXR连接到同一字线。因此，第一存储单元Cell1的右连接晶体管AXR和第二存储单元Cell2的左连接晶体管AXL可以连接到同一字线，即第二字线WL2，第二存储单元Cell2的右连接晶体管AXR和第三存储单元Cell3的左连接晶体管AXL可以连接到同一字线，即第二字线WL2，并且第三存储单元Cell3的右连接晶体管AXR和第四存储单元Cell4的左连接晶体管AXL可以连接到同一字线，即第一字线WL1。
图4B示出了图4A的存储单元对的结构。详细地，图4B是图4A的存储单元对的平面图。
参考图4B，相邻存储单元中的左连接晶体管和右连接晶体管被布置为共享连接到字线的接触过孔。通过使用上述布局，存储单元对可以有效地布置在有限的空间中，同时经由接触过孔连接到并行形成的多个字线之一。
图5至7是在图3的存储单元中存储数据或读取存储数据的方法的流程图。
图5是根据本公开的实施例的读取以易失性方式存储在存储单元中的数据的方法的流程图。
参考图5，在操作S510中，可以向第一和第二字线提供读取电压。在本公开的实施例中，读取电压可以是足够高的电压，以使晶体管处于导通状态，每个晶体管的栅极连接到被提供读取电压的字线。在操作S510中，当读取电压被提供给所有字线时，无论左连接晶体管和右连接晶体管连接到哪个字线，存储单元的左连接晶体管和右连接晶体管都处于导通状态。
在操作S520中，检测经由左连接晶体管连接到存储单元的位线的电压电平状态和经由右连接晶体管连接到存储单元的互补位线的电压电平状态。在本公开的实施例中，可以预先向位线和互补位线提供预充电电压或预充电电流。
当左连接晶体管处于导通状态时，存储单元的左节点的电压电平状态可能出现在位线上。同样，当右连接晶体管处于导通状态时，存储单元的右节点的电压电平状态可以出现在互补位线上。如参考图2所述，由于存储单元的左节点和右节点由反相器连接并具有相反的电压电平状态，所以位线的电压电平状态和互补位线的电压电平状态也可以彼此相反。
在操作S530中，基于位线的电压电平状态和互补位线的电压电平状态，可以检测以易失性方式存储在存储单元中的数据的逻辑值。例如，当位线的电压电平状态处于高电压电平状态并且互补位线的电压电平状态处于低电压电平状态时，可以检测到逻辑值“1”存储在存储单元中。逻辑值“1”和“0”对应于存储在存储单元中的数据值“1”和“0”。相反，当位线的电压电平状态处于低电压电平状态并且互补位线的电压电平状态处于高电压电平状态时，可以检测到逻辑值“0”存储在存储单元中。
图6是根据本公开实施例的以易失性方式在存储单元中存储数据的方法的流程图。
参考图6，在操作S610中，向第一字线和第二字线提供写电压。在本公开的实施例中，写电压可以是足够高的电压，以使晶体管处于导通状态，每个晶体管的栅极连接到字线。写电压可以是与读电压相同电平的电压，但是本公开的技术特征不限于此。当写电压被提供给所有字线时，无论左连接晶体管和右连接晶体管连接到哪个字线，左连接晶体管和右连接晶体管都处于导通状态。
在操作S620中，对应于数据的逻辑值的电平的电压被提供给位线，并且对应于与数据的逻辑值相反的逻辑值的电平的电压被提供给互补位线。例如，假设数据值“1”将以易失性方式存储在存储单元中，对应于数据值“1”的高电平电压可以被提供给位线，并且对应于数据值“0”的低电平电压可以被提供给互补位线。当左连接晶体管处于导通状态时，位线的电压电平状态可出现在存储单元的左节点上。同样，当右连接晶体管处于导通状态时，互补位线的电压电平状态可出现在存储单元的右节点上。
当稍后向第一和第二字线提供禁止电压时，存储单元的左连接晶体管和右连接晶体管都可以处于截止状态。在本公开的实施例中，禁止电压可以是足够低的电压，以使晶体管处于截止状态，每个晶体管的栅极连接到字线。例如，禁止电压可以是接地电源电压。如参考图2所述，当左连接晶体管和右连接晶体管都处于截止状态时，由于存储单元的锁存结构，存储单元的左节点和右节点的电压电平状态可以作为以易失性方式存储在存储单元中的数据被保存，同时电源电压被施加到存储单元。
图7是根据本公开实施例的读取以非易失性方式存储在存储单元中的数据的方法的流程图。
参考图7，在操作S710中，先前以易失性方式存储在存储单元中的数据被存储在缓冲器(未示出)中。在本公开的实施例中，以易失性方式存储在存储单元中的数据可以通过参考图5描述的方法读出并存储在缓冲器中。
根据图7的本公开的实施例，在读取以非易失性方式存储在存储单元中的数据的过程中，以易失性方式存储在存储单元中的数据可能被破坏。因此，为了以易失性方式恢复存储在存储单元中的数据，在读取以非易失性方式存储的数据之前，可以将以易失性方式存储在存储单元中的数据存储在缓冲器中。然后，当关于以非易失性方式存储的数据的读取操作完成时，半导体器件可以以易失性方式将存储在缓冲器中的数据再次存储在存储单元中。
在操作S720中，读取电压被提供给第一字线和第二字线，数据值“1”可以以易失性方式存储在存储单元中。在操作S720中，在存储单元中存储数据值“1”的方法可以与参考图6描述的方法相同。换句话说，对应于数据值“1”的高电平电压可以被提供给位线，对应于数据值“0”的低电平电压可以被提供给互补位线，从而存储数据。
在操作S730中，执行以易失性方式将数据值“0”存储在存储单元中的操作。在这种状态下，虽然可以向第一字线提供禁止电压，但是可以向第二字线提供读取电压。
在本公开的实施例中，可以向位线提供对应于数据值“0”的低电平电压，并且可以向互补位线提供对应于数据值“1”的高电平电压。基于提供给字线的电压，只有连接到第二字线的晶体管可以处于导通状态，而连接到第一字线的晶体管可以处于截止状态。因此，尽管数据值“0”以易失性方式存储在其中左连接晶体管连接到第二字线的存储单元中，但是在操作S720中存储的数据值“1”可以保持在其中左连接晶体管连接到第一字线的存储单元中。
在操作S740中，读取以易失性方式存储在存储单元中的数据，并且可以基于读取的数据来检测以非易失性方式存储在存储单元中的数据的逻辑值。例如，当从存储单元读取数据值“0”时，半导体器件可以检测到存储单元的左连接晶体管连接到第二字线。换句话说，半导体器件可以检测到作为第二逻辑值的数据值“1”以非易失性方式存储在存储单元中。相反，当从存储单元读取数据值“1”时，半导体器件可以检测到存储单元的左连接晶体管连接到第一字线。换句话说，半导体器件可以检测到作为第一逻辑值的数据值“0”以非易失性方式存储在存储单元中。
根据参考图7描述的数据读取方法，在读取以非易失性方式存储在存储单元中的数据的过程中，以易失性方式将存储在存储单元中的数据临时存储在缓冲器中然后恢复存储的数据的过程可能是必要的。此外，可以请求多个数据存储操作来读取以非易失性方式存储的数据。因此，读取以非易失性方式存储的数据可能比读取以易失性方式存储的数据需要更多的时钟周期。
图8示出了根据本公开实施例的存储单元对。
参考图8，为了以非易失性方式存储数据，存储单元对可以连接到包括多个字线的字线对。尽管图8示出了字线对包括两个字线，并且字线对中包括的字线的数量可以根据衬底的布局和电路的配置而变化。
包括在图8的存储单元对(即例如图8中的第一存储单元)中的存储单元的至少一个存储单元的左连接晶体管和右连接晶体管可以连接到相同的字线，这将在下面参考附图详细描述。
存储单元对电连接到包括第一字线WL1和第二字线WL2的字线对以及包括位线BL和互补位线BLB的位线对。参考图8，存储单元对可以包括第一存储单元和第二存储单元。
图8的存储单元对可以通过使用第一存储单元和第二存储单元以易失性方式存储2位数据。此外，存储单元对可以通过使用第一存储单元的物理连接模式以非易失性方式存储1位数据。
参考图8，为了以非易失性方式存储数据，存储单元对可以连接到包括多个字线的字线对，这将在下面参考附图详细描述。
包括在存储单元对中的第一存储单元的左连接晶体管和右连接晶体管可以连接到包括在字线对中的字线中的一个字线，该一个字线是基于要以非易失性方式存储在存储单元对中的数据来选择的。在这种状态下，左连接晶体管和右连接晶体管的栅极连接到特定字线可能意味着左连接晶体管和右连接晶体管中的每一个的栅极经由接触点而电连接到特定字线。
详细地，存储单元对可以基于第一存储单元的第一左连接晶体管TL1和第一右连接晶体管TR1的栅极所连接的字线，以非易失性方式存储1位数据。例如，第一左连接晶体管TL1和第一右连接晶体管TR1连接到第一字线WL1可以意味着数据值“0”存储在存储单元对中。此外，第一左连接晶体管TL1和第一右连接晶体管TR1连接到第二字线WL2可以意味着数据值“1”存储在存储单元对中。在图8中，存储单元对被示出为例如存储数据值“1”的存储单元对。然而，本领域技术人员将理解，对应于第一存储单元的物理连接模式的逻辑值不限于上述示例。
如上所述，为了实现有效的布局，相邻存储单元的左连接晶体管和右连接晶体管可以共享连接到字线的接触点。因此，可以基于连接到第一存储单元的第一右连接晶体管TR1的字线来选择连接到第二存储单元的第二左连接晶体管TL2的字线。
换句话说，根据图8的本公开的实施例，第一存储单元的第一左连接晶体管TL1、第一存储单元的第一右连接晶体管TR1和第二存储单元的第二左连接晶体管TL2的全部可以连接到同一字线。
换句话说，由于基于连接到第一存储单元的第一左连接晶体管TL1的字线来确定第二存储单元的第二左连接晶体管TL2连接到的字线，与图3的存储单元对不同，图8的存储单元对的第二存储单元可以不用于以非易失性方式存储数据。
以非易失性方式存储在存储单元对中的数据可以被保持，同时连接到第一存储单元的左连接晶体管和右连接晶体管的数据字线保持不变。由于第一存储单元的左连接晶体管和字线经由物理形成的接触点彼此连接，即使当切断对半导体器件100的电源时，也可以保持以非易失性方式存储在存储单元对中的数据。
因此，当在参考图2描述的方法中以易失性方式在第一和第二存储单元中存储数据时，存储单元对可以通过使用连接到第一存储单元的字线以非易失性方式存储数据。
包括两个存储单元的图8的存储单元对可以以易失性方式存储2位数据。此外，存储单元对可以通过使用第一存储单元的物理连接模式以非易失性方式存储1位数据。换句话说，存储单元对可以通过使用两个存储单元来存储3位数据。在设计存储单元阵列时，由于添加字线对器件的布局影响不大，因此存储单元对可以通过添加至少一个字线以非易失性方式有效地存储附加数据。
在图8的存储单元对中，由于第一存储单元的左连接晶体管和右连接晶体管连接到同一字线，在读出以非易失性方式存储在图8的存储单元对中的数据的过程中，关于第一存储单元的数据写操作可能不是必需的。因此，在读出以非易失性方式存储在存储单元对中的数据的过程中，以易失性方式存储在第一存储单元中的数据不会被破坏。如将参考图11描述的，读出以非易失性方式存储在图8的存储单元对中的数据的操作的时间可以与读出以易失性方式存储的数据的操作的时间一样短。
此外，在图8的存储单元对中，由于第一存储单元的右连接晶体管和第二存储单元的左连接晶体管经由相同的接触过孔连接到相同的字线，所以存储单元对可以以高集成度设置在衬底上。因此，图8的存储单元对可以在对以易失性方式存储的数据和以非易失性方式存储的数据都具有快速读取速度的小区域中制造。
图9示出了根据本公开实施例的多个存储单元对。每个存储单元对可以是参考图8描述的存储单元对。
参考图9，为了以非易失性方式存储数据，每个存储单元对可以连接到包括多个字线的字线对。例如，在图9中，第一存储单元对可以包括第一存储单元和第二存储单元，第二存储单元对可以包括第三存储单元和第四存储单元。
每个存储单元可以连接到包括第一字线WL1和第二字线WL2的字线对。此外，每个存储单元可以电连接到对应于每个列的位线对。每个位线对可以包括位线和互补位线。参考图9，第一存储单元可以连接到第一位线BL1和第一互补位线BLB1，第二存储单元可以连接到第二位线BL2和第二互补位线BLB2，第三存储单元可以连接到第三位线BL3和第三互补位线BLB3，第四存储单元可以连接到第四位线(未示出)和第四互补位线(未示出)。
图9的存储单元对可以通过使用第一至第四存储单元以易失性方式包括4位数据。此外，存储单元对可以通过使用第一存储单元和第三存储单元的物理连接模式以非易失性方式存储2位数据。
如参考图8所述，第一存储单元的第一左连接晶体管TL1和第一右连接晶体管TR1所连接的字线被确定为以非易失性方式将数据存储在第一存储单元对中。此外，第三存储单元的第三左连接晶体管TL3和第三右连接晶体管TR3所连接的字线可以被确定为以非易失性方式在第二存储单元对中存储数据。在图9中，确定用于以非易失性方式在第一存储单元对和第二存储单元对中存储数据的布线由粗实线表示。
在图9中，例如，第一存储单元对连接到第一字线WL1，第二存储单元对连接到第二字线WL2。换句话说，例如，图9的存储单元对被示为以非易失性方式存储数据值“01”的那些。
如上所述，为了实现有效的布局，相邻存储单元的左连接晶体管和右连接晶体管可以共享连接到字线的接触点。
因此，在图9的存储单元对中，连接到第二存储单元的第二左连接晶体管TL2的字线可以基于连接到第一存储单元的第一右连接晶体管TR1的字线来确定。此外，连接到第二存储单元的第二右连接晶体管TR2的字线可以基于连接到第三存储单元的第三左连接晶体管TR3的字线来确定。连接到第四存储单元的第四左连接晶体管TL4的字线可以基于连接到第三存储单元的第三右连接晶体管TR3的字线来确定。换句话说，在图9的存储单元对中，连接到不用于以非易失性方式存储数据的存储单元的字线可以基于连接到与存储单元相邻的用于以非易失性方式存储数据的存储单元的字线来确定。第四右连接晶体管TR4连接到第二字线WL2。
以非易失性方式存储在存储单元对中的数据可以被保持，同时连接到第一存储单元的左连接晶体管和第三存储单元的右连接晶体管的字线保持不变。因此，即使当切断对半导体器件100的供电时，也可以保持以非易失性方式存储在存储单元对中的数据。
尽管在图9中，以非易失性方式存储在存储单元对中的数据是基于第一和第三存储单元所连接的字线来确定的，但是本领域技术人员将理解，本公开的实施例的技术特征不限于上述示例。例如，以非易失性方式存储在存储单元对中的数据可以基于第二和第四存储单元所连接的字线来确定。
图10示出了根据本公开实施例的多个存储单元。
参考图10，例如，N个存储单元构成字线方向上的存储单元行。在本公开的实施例中，图10的每个存储单元可以是参考图2描述的存储单元。在图10中，存储单元行中的每个存储单元可以连接到包括第一字线WL1和第二字线WL2的字线对。此外，每个存储单元可以电连接到对应于每个列的位线对。每个位线对可以包括位线和互补位线。尽管在图10中简要示出，但是本领域技术人员将理解，每个存储单元可以经由每个连接晶体管的漏极区域(或源极区域)和栅极区域连接到字线对和位线对。
参考图10，存储单元行可以通过使用N个存储单元以易失性方式存储N位数据。此外，存储单元行可以通过使用N个存储单元以非易失性方式存储小于或等于N/2的位的数据。详细地，存储单元行可以通过使用N个存储单元中彼此不相邻的m个存储单元的物理连接模式以非易失性方式存储m位数据，这将在下面参考附图进行详细描述。
在图10中，例如，第一存储单元、第三存储单元和第(N-1)存储单元用于以非易失性方式存储数据。
如参考图8和图9所述，用于以非易失性方式存储数据的存储单元的左连接晶体管和右连接晶体管可以连接到从第一字线和第二字线中选择的同一字线。在图10中，例如，第一存储单元连接到第二字线WL2，第三存储单元连接到第一字线WL1，并且第(N-1)存储单元连接到第一字线WL1。换句话说，例如，图10的存储单元行被示为以非易失性方式存储数据值“100”的行。
在这种状态下，如上所述，为了实现有效的布局，字线方向上相邻存储单元的左连接晶体管和右连接晶体管共享连接到字线的接触点。
因此，在图10的存储单元行中，用于以非易失性方式存储数据的存储单元和相邻存储单元所连接的字线中的至少一个可以基于用于以非易失性方式存储数据的存储单元所连接的字线来确定。
例如，作为第一存储单元的相邻存储单元的第二存储单元的左节点可以经由左连接晶体管连接到第二字线WL2，第二字线WL2是与第一存储单元连接到的字线相同的线。相反，第二存储单元的右节点可以经由右连接晶体管连接到第一字线WL1，第一字线WL1是与第三存储单元连接到的字线相同的字线。换句话说，与用于以非易失性方式存储数据的存储单元不同，未用于以非易失性方式存储数据的存储单元的左节点和右节点可以基于各个相邻存储单元所连接的字线连接到不同的字线。
图11是根据本公开实施例的读取以非易失性方式存储在存储单元对中的数据的方法的流程图。详细地，图11是参考图8描述的读取以非易失性方式存储在存储单元对中的数据的方法的流程图。图11的读取方法可以同样应用于读取以非易失性方式存储在图10的存储单元行中的数据的操作。
本领域技术人员将理解，参考图8描述的读取以易失性方式存储在存储单元对中的数据的方法和以易失性方式存储数据的方法可以与参考图5和6描述的方法相同。
参考图11，在操作S1110中，读电压被提供给第一字线，禁止电压被提供给第二字线。因此，连接到第一字线的晶体管处于导通状态，连接到第二字线的晶体管处于截止状态。
在操作S1120中，可以检测经由第一左连接晶体管连接到第一存储单元的位线的电压电平状态和经由第一右连接晶体管连接到第一存储单元的互补位线的电压电平状态。如参考图8所述，第一存储单元的第一左连接晶体管和第一右连接晶体管都连接到同一字线。因此，当连接的字线是第一字线时，第一左连接晶体管和第一右连接晶体管都处于导通状态，而当连接的字线是第二字线时，第一左连接晶体管和第一右连接晶体管都处于截止状态。
当第一左连接晶体管和第一右连接晶体管都处于导通状态时，第一存储单元的左节点的电压电平状态可以出现在位线上，并且右节点的电压电平状态可以出现在互补位线上。如参考图2所述，存储单元的左节点和右节点连接到反相器并具有相反的电压电平状态，因此位线的电压电平状态和互补位线的电压电平状态也可以彼此相反。
相反，当第一左连接晶体管和第一右连接晶体管都处于截止状态时，第一存储单元的左节点和右节点没有分别电连接到位线和互补位线，作为预充电电压的高电压电平状态可能出现在位线和互补位线上。
在操作S1130中，可以基于位线的电压电平和互补位线的电压电平是否都大于或等于阈值来读出存储在存储单元对中的非易失性数据的值。
换句话说，当位线或互补位线中的至少一个处于低电压电平状态时，半导体器件可以检测到第一存储单元所连接的字线是第一字线。因此，半导体器件可以检测到逻辑值“0”以非易失性方式存储在存储单元对中。
此外，当位线和互补位线都处于高电压电平状态时，半导体器件可以检测到第一存储单元所连接的字线是第二字线。因此，半导体器件可以检测到逻辑值“1”以非易失性方式存储在存储单元对中。
根据参考图11描述的方法，在读取以非易失性方式存储在存储单元对中的数据的过程中，以易失性方式存储在存储单元对中的数据不会被破坏。因此，将以易失性方式存储在存储单元对中的数据临时存储在缓冲器中并恢复存储的数据的过程可能不是必需的。因此，与参考图7描述的方法相比，可以以提高的速度读出以非易失性方式存储的数据。
图12示出了在图11的操作S1130中，基于位线的电压电平状态和互补位线的电压电平状态，检测以非易失性方式存储在存储单元对中的数据的逻辑表达式。
参考图12，半导体器件可以检测通过与操作对应于位线的电压电平状态的逻辑值和对应于互补位线的电压电平状态的逻辑值而获得的值，作为以非易失性方式存储在存储单元对中的数据的逻辑值。换句话说，当位线的电压电平状态和互补位线的电压电平状态都处于高电压电平状态时，半导体器件可以将以非易失性方式存储在存储单元对中的数据的逻辑值检测为“1”。相反，当位线的电压电平状态或互补位线的电压电平状态中的至少一个处于低电压电平状态时，半导体器件可以将以非易失性方式存储在存储单元对中的数据的逻辑值检测为“0”。
在本公开的实施例中，图12的逻辑表达式可以由“与”运算电路实现。求和运算电路可以由模拟电路实现。例如，图12的求和运算电路可以连接到与存储单元阵列连接的输入/输出缓冲器中的位线和互补位线。在本公开的另一实施例中，图12的逻辑表达式可以数字方式实现。例如，图12的与门可以通过使用存储在计算机可读存储介质中的应用来实现。
图13是根据本公开实施例的包括半导体器件的电子设备的框图。
参考图13，电子设备1300可以包括处理器1310和半导体器件1320。
处理器1310可以控制电子设备1300的整体操作。处理器1310可以包括中央处理单元(CPU)或微控制器。此外，在本公开的实施例中，处理器1310可以是神经处理单元(NPU)。在本公开的实施例中，处理器1310可以执行操作系统(OS)和执行任务的应用。由处理器1310执行的OS或应用可以存储在半导体器件1320中。
尽管未示出，但是处理器1310可以经由总线连接到半导体器件1320。在本公开的实施例中，总线可以包括地址总线、控制总线和/或数据总线。
处理器1310可以检测关于已经用于或将用于存储存储在或将存储在半导体器件1320中的数据的方法的信息。在本公开的实施例中，已经用于或将用于存储数据的方法可以包括易失性方式和非易失性方式。
半导体器件1320可以作为电子设备1300的主存储器来操作。主存储器可以是直接与处理器1310交换数据的存储器。半导体器件1320可以存储处理器1310执行所需的数据。
半导体器件1320可以包括存储器控制器1321和存储器1322。存储器1322可以包括逻辑划分的非易失性存储器和易失性存储器。在本公开的实施例中，虽然具有比易失性存储器小的空间，但是非易失性存储器可以具有与易失性存储器类似的访问速度和读取速度。
存储器控制器1321可以从处理器1310接收关于已经用于或将用于存储数据的方法的信息。响应于接收到的信息，存储器控制器1321可以读出存储在存储器1322中的数据或将数据存储在存储器1322中。
图14是根据本公开实施例的电子设备的框图。
参考图14，电子设备1000，例如笔记本电脑或便携式电子设备，可以包括半导体器件1100、处理器1200、接口单元1301、显示器1400和固态驱动器(SSD)1500。
在本公开的实施例中，半导体器件1100、处理器1200和SSD 1500可以被制造或封装在单个芯片中。半导体器件1100和SSD 1500可以嵌入电子设备中。
在本公开的实施例中，电子设备可以是便携式通信设备。在这种情况下，执行调制/解调数据和发送/接收通信数据的功能的调制解调器和收发器可以连接到接口单元1301。
类似于图1的半导体器件1100，半导体器件1100可以以非易失性方式和易失性方式存储数据并读取存储的数据。详细地，半导体器件1100可以连接到处理器1200，并且可以用作处理器1200的主存储器，并且以易失性方式将数据存储在易失性存储区域中。或者，半导体器件1100的易失性存储区域可以用作电子设备1000的高速缓冲存储器。此外，半导体器件1100可以用作只读存储器(ROM)，并且以非易失性方式将数据存储在非易失性存储区域中。如上所述，在本公开的实施例中，本领域技术人员将理解，易失性存储器区域和非易失性存储器区域是共享一个物理空间的逻辑划分区域。
在根据本公开实施例的半导体器件1100中，以易失性或非易失性方式存储的数据可以通过随机访问方法来访问，如参考图3至图8所述。因此，在半导体器件1100中，以非易失性或易失性方式存储的数据可以全部以低功率和快速存储或读出。在本公开的实施例中，OS相关数据(OS数据)，例如发生写事件的堆栈、堆、读/写文件等，可以存储在半导体器件1100的易失性存储区域中。由于OS数据包括具有高频率的即时访问和发生许多写事件的高可能性的堆栈，所以处理器1200可以将OS数据存储在半导体器件1100的易失性数据区域中，在该区域中可以高速存储和读出数据，从而执行有效的操作。
OS和应用程序的代码、RO文件和数据库可以存储在非易失性存储器区域中。由于程序的代码和RO文件对数据的访问频率低，并且通常需要读访问，因此半导体器件1100可以通过读出存储在非易失性存储器区域中的程序的代码和RO文件来执行有效的操作。
具体而言，半导体器件1100可以以非易失性方式将用于驱动电子设备1000的引导代码存储在非易失性存储区域中。由于根据本公开实施例的半导体器件1100可以通过使用SRAM单元以低功率和高速读出以非易失性方式存储的数据，所以可以提高电子设备1000的驱动性能。此外，半导体器件1100可以将关于电子设备1000的处理器1200中永久使用的库或函数的数据以非易失性方式存储在非易失性存储区域中。例如，处理器1200可以读出存储在非易失性存储器区域中的数据，并且可以使用易失性存储器区域作为高速缓冲存储器来将数据用于应用操作。由于以非易失性方式存储在半导体器件1100中的数据可能不会被重写，而是以低功率和快速读出，因此存储经常用于处理器1200的操作的永久值可能是合适的。
处理器1200可以根据预设程序控制电子设备1000的整体操作。根据本公开实施例的处理器1200可以独立地访问半导体器件1100的易失性存储区域和非易失性存储区域。半导体器件1100可以包括：用于控制每个存储区域的存储器控制器，使得响应于处理器1200的访问，分别存储在易失性存储区域和非易失性存储区域中的数据被无干扰地读出；以及用于临时存储数据的缓冲器。
在本公开的实施例中，处理器1200可以是NPU。处理器1200可以使用半导体器件1100的易失性存储区域作为高速缓冲存储器，用于存储在人工神经网络操作过程中生成的数据。在诸如包括作为处理器的NPU的深度学习加速器的电子设备中，诸如tanh或sigmoid的高复杂度非线性函数可以用作人工神经网络操作的激活函数。当使用高阶多项式来计算函数时，运算时间可能会延长太长，因此可以使用将先前运算的结果作为表数据存储在存储器中并加载必要值的方法。由于需要快速加载大量表数据来有效地计算激活函数，所以半导体器件1100的非易失性存储区域可以适合于存储表数据。不仅激活函数的表数据，而且诸如用于人工神经网络计算的内核的库和二进制代码的非变量数据也可以存储在用于NPU操作的半导体器件1100的非易失性存储区域中。
根据本公开实施例的处理器1200可以执行各种人工神经网络操作过程。例如，处理器1200可以执行各种方法的人工神经网络算法操作，例如卷积神经网络(CNN)、递归神经网络(RNN)、长短期存储网络(LSTM)或门控递归单元(GRU)。
例如，当执行使用CNN算法的操作时，当前执行的操作的结果可以存储在半导体器件1100的易失性存储区域中。然而，用于该算法的基本特征，或者在低级层中操作的结果可以预先生成并存储在半导体器件1100的非易失性存储区域中。处理器1200可以通过使用存储在半导体器件1100中的低级层的基本特征或操作结果来简化CNN算法操作的逻辑操作，从而快速有效地执行操作。虽然CNN算法被用作例子，但是本领域技术人员将理解，半导体器件1100可以以相同的方式用于各种人工神经网络算法操作。
处理器1200的处理操作可以包括验证处理器1200是否正常操作的操作。半导体器件1100可以以非易失性方式在非易失性存储区域中存储用于验证处理器1200在处理操作中是否正常操作的测试代码。处理器1200可以通过使用存储在半导体器件1100中的测试代码来验证在该过程操作中是否出现缺陷。
显示器1400可以包括触摸屏作为设备，例如具有背光的液晶、具有LED光源或OLED的液晶。显示器1400可以用作输出设备，以彩色显示字符、数字或例如图片的图像。
SSD 1500可以包括NOR型或NAND型闪存。尽管图11示出了SSD被用作存储器件，并且本公开中的存储器件的类型不限于此。在本公开中，存储器件可以包括各种类型的非易失性存储器。非易失性存储器可以存储具有各种数据形式的数据信息，例如文本、图形或软件代码。
在本公开的实施例中，非易失性存储器可以实现为例如电可擦除可编程只读存储器(EEPROM)、闪存、磁RAM(MRAM)、自旋转移矩MRAM、导电桥接RAM(CBRAM)、铁电RAM(FeRAM)、称为双向通用存储器(OUM)的相变RAM(PRAM)、电阻RAM(RRAM或ReRAM)、纳米管RRAM、聚合物RAM(PoRAM)、纳米浮栅存储器(NFGM)、全息存储器、分子电子存储器件或绝缘体电阻变化存储器。
在本公开的上述实施例中，尽管电子设备主要被描述为移动通信设备，但是电子设备可以通过在必要时增加或减少组成组件来用作智能卡，或者可以连接到服务器以实现为大容量操作设备。
在本公开的实施例中，电子设备可以经由单独的接口连接到外部通信设备。通信设备可以包括数字多功能盘(DVD)播放器、计算机、机顶盒(STB)、游戏控制台或数字摄像机。
在本公开的实施例中，电子设备可以进一步配备有应用芯片组、相机图像处理器(CIS)或移动DRAM。
在本公开的实施例中，用于形成电子设备的芯片可以通过使用各种类型的封装来安装。例如，芯片可以单封装为封装，例如封装上封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫封装中的管芯、晶圆形式的管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小轮廓(SOIC)、收缩小轮廓封装(SSOP)、薄小轮廓(TSOP)、薄四方扁平封装(TQFP)、封装中系统(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)。
图15示出了根据本公开实施例的电子设备的电路块。
参考图15，电子设备3000可以是用作智能电话的便携式设备。电子设备3000可以包括半导体器件3100、第一处理器3200、第二处理器3300、显示单元3400、用户接口3500、相机单元3600和调制解调器3700。
半导体器件3100可以具有连接到m个总线的m个端口，例如图12中的第一至第三总线B10、B20和B22，并且可以连接到第一处理器3200和第二处理器3300。详细地，半导体器件3100的第一端口可以经由第一总线B10连接到可以是基带处理器的第一处理器3200，并且半导体器件3100的第二端口可以经由第二总线B20连接到可以是应用处理器的第二处理器3300。此外，半导体器件3100的第三端口可以经由第三总线B22连接到第二处理器3300。
半导体器件3100可以像图1的半导体器件100一样以非易失性方式和易失性方式存储数据，并且可以读取存储的数据。
在本公开的实施例中，第一总线B10的接口可以是易失性存储器接口，并且第一端口可以接收从第一处理器3200生成的第一分组数据，并且将该数据发送到半导体器件3100的内部电路块。此外，第一端口可以向第一处理器3200提供以易失性方式存储在半导体器件3100中的第一数据。在这种情况下，第一数据可以是并行数据。
在本公开的实施例中，第三总线B22的接口也可以是易失性存储器接口，并且第三端口可以接收从第二处理器3300生成的第三分组数据，并将该数据发送到半导体器件3100的内部电路块。此外，第三端口可以将以易失性方式存储在半导体器件3100中的第三数据提供给第二处理器3300。
在本公开的实施例中，第二总线B20的接口可以是非易失性存储器接口，并且第二端口可以将半导体器件3100中以非易失性方式存储的第二数据提供给第二处理器3300。在这种情况下，第二数据可以是串行或并行数据。
在本公开的实施例中，总线的接口可以包括各种接口协议中的一种，例如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连高速(PCIE)、串行连接SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)和集成驱动电子设备(IDE)。
在本公开的实施例中，必要时，第一和第二处理器3200和3300以及半导体器件3100可以被制造或封装在单个芯片中。此外，半导体器件3100可以嵌入电子设备中。
在本公开的实施例中，当便携式设备是智能电话时，用于执行通信数据收发和数据调制/解调功能的调制解调器3700可以连接到第一处理器3200。
为了存储大容量信息，NOR型或NAND型闪存可以另外连接到第一处理器3200或第二处理器3300。
显示单元3400可以包括触摸屏作为设备，例如具有背光的液晶、具有LED光源或OLED的液晶。显示单元3400可以用作以彩色显示字符、数字或诸如图片的图像的输出设备。
尽管在本公开的上述实施例中，电子设备3000主要被描述为智能电话设备，但是电子设备3000可以在必要时通过添加或省略组成组件以例如智能卡的各种形式运行。
在本公开的实施例中，电子设备3000可以通过单独的接口连接到外部通信设备。通信设备可以包括DVD播放器、计算机、STB、游戏控制台或数字摄像机。相机单元3600可以包括CIS，并且可以连接到第二处理器3300。
在本公开的实施例中，相机单元3600还可以设置有应用芯片组或移动DRAM。
本公开的一些实施例可以通过包括存储在计算机可读存储介质中的指令的S/W程序来实现。
例如，作为能够从存储介质调用所存储的指令并根据本公开的实施例响应于所调用的指令进行操作的设备的计算机，可以包括根据本公开的实施例的设备或与该设备通信连接的外部服务器。
计算机可读存储介质可以以非暂时性存储介质的形式提供。术语“非暂时性”可以表示存储介质不包括信号或电流，而是有形的，并且可以表示数据存储在存储介质中，而不管是半永久存储还是临时存储。例如，非暂时性存储介质不仅可以包括非暂时性可读存储介质，例如CD、DVD、硬盘、蓝光盘、USB、嵌入式存储器、存储卡、ROM或RAM，还可以包括临时存储介质，例如寄存器、高速缓存或缓冲器。
此外，根据本公开实施例的方法可以作为计算机程序产品来提供。
计算机程序产品可以包括S/W程序、存储S/W程序的计算机可读存储介质或者在卖方和买方之间交易的产品。
例如，计算机程序产品可以包括通过设备制造商或电子市场(例如，Google Play商店或应用商店)以电子方式分发的S/W程序形式的产品，例如，可下载的应用。对于电子分发，S/W程序的至少一部分可以存储在存储介质上或临时生成。在这种情况下，存储介质可以是制造商、电子市场的服务器或中继服务器的存储介质。
虽然已经参照本发明的各种实施例显示和描述了本发明，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (15)

1.一种半导体器件，包括:
存储器，以非易失性方式和易失性方式存储数据；和
存储器控制器，被配置为控制所述存储器，其中所述存储器包括:
字线对，包括第一字线和第二字线，
第一位线对，与第一字线和第二字线正交，并且包括第一位线和第一互补位线，
存储单元对，包括第一存储单元和在字线方向上与第一存储单元相邻的第二存储单元，第一存储单元和第二存储单元各自以易失性方式存储数据，
连接到第一位线的第一存储单元的左节点、以及连接到第一互补位线的第一存储单元的右节点和第二存储单元的左节点都连接到从第一字线和第二字线中选择的第一字线，并且
根据所选择的第一存储单元的左节点、第一存储单元的右节点和第二存储单元的左节点所连接的第一字线，确定以非易失性方式存储在存储单元对中的数据的值。
2.根据权利要求1所述的半导体器件，
其中所述存储器控制器还被配置成:
向第一字线提供读取电压，
向第二字线提供读禁止电压，
检测连接到第一存储单元的第一位线的电压电平和连接到第一存储单元的第一互补位线的电压电平，以及
基于第一位线的电压电平和第一互补位线的电压电平是否都大于或等于阈值，确定以非易失性方式存储在存储单元对中的数据的值，
其中所述存储器进一步包括:
左连接晶体管，将第一存储单元的左节点连接到第一位线；和
右连接晶体管，将第一存储单元的右节点连接到第一互补位线，以及
其中左连接晶体管的栅极区域和右连接晶体管的栅极区域一起连接到所选择的第一字线，并且左连接晶体管和右连接晶体管响应于施加到所选择的第一字线的电压而导通或截止。
3.根据权利要求2所述的半导体器件，其中所述读取电压对应于电源电压，并且所述读取禁止电压对应于接地电源电压。
4.根据权利要求2所述的半导体器件，其中，所述存储器控制器还被配置为当所述第一位线的电压电平和所述第一互补位线的电压电平都大于或等于所述阈值时，将以非易失性方式存储在所述存储单元对中的数据的值检测为1。
5.根据权利要求1所述的半导体器件，其中，所述第一存储单元和所述第二存储单元中的每一个包括静态随机存取存储器(SRAM)单元。
6.根据权利要求1所述的半导体器件，其中所述第一存储单元和所述第二存储单元中的每一个包括包含四个晶体管的锁存电路。
7.根据权利要求1所述的半导体器件，
其中，所述第一存储单元的右节点通过所述第一存储单元的右连接晶体管的栅极区域电连接到所述第一字线，并且
其中第一存储单元的左节点通过第一存储单元的左连接晶体管的栅极区域电连接到第一字线。
8.根据权利要求7所述的半导体器件，其中所述第一存储单元的右节点和所述第二存储单元的左节点通过所述第一存储单元的右连接晶体管和所述第二存储单元的左连接晶体管彼此电连接。
9.根据权利要求8所述的半导体器件，其中，所述第一存储单元的右节点和所述第二存储单元的左节点通过形成在所述第一存储单元的右连接晶体管的栅极区域和所述第二存储单元的左连接晶体管的栅极区域之间的接触过孔彼此电连接。
10.根据权利要求1所述的半导体器件，进一步包括:
和运算电路，连接到所述第一位线和所述第一互补位线，并且被配置为执行对应于所述第一位线和所述第一互补位线上的电压电平的逻辑值的和运算。
11.一种由半导体器件执行的读出以非易失性方式存储在存储器中的数据的方法，该方法包括:
相对于包括第一字线和第二字线的字线对，向第一字线提供读电压，向第二字线提供读禁止电压；
检测连接到包括在存储器中的第一存储单元的第一位线的电压电平和连接到第一存储单元的第一互补位线的电压电平；和
基于第一位线的电压电平和第一互补位线的电压电平是否都大于或等于阈值，读出以非易失性方式存储在第一存储单元中的数据的值，
其中左连接晶体管将第一存储单元的左节点连接到第一位线，右连接晶体管将第一存储单元的右节点连接到第一互补位线，
其中，所述左连接晶体管的栅极区域和所述右连接晶体管的栅极区域一起连接到从所述第一字线和所述第二字线中选择的一个字线，并且
其中所述左连接晶体管和所述右连接晶体管两者响应于施加到所选择的一个字线的电压而导通或截止，所述左连接晶体管和所述右连接晶体管一起连接到所选择的一个字线。
12.根据权利要求11所述的方法，其中所述第一位线和所述第一互补位线与所述第一字线和所述第二字线正交。
13.根据权利要求11所述的方法，进一步包括:
当第一位线的电压电平和第一互补位线的电压电平都大于或等于阈值时，将以非易失性方式存储在存储单元对中的数据的值检测为1。
14.根据权利要求13所述的方法，进一步包括:
当第一位线的电压电平和第一互补位线的电压电平都小于阈值时，将以非易失性方式存储在存储单元对中的数据的值检测为0。
15.根据权利要求13所述的方法，其中将以非易失性方式存储在存储单元对中的数据的值检测为1包括对第一位线的逻辑值和第一互补位线的电压电平的逻辑值执行与运算。
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