CN114203812A - 半导体装置 - Google Patents

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岩鍜治阳子
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Abstract

实施方式的半导体装置具备：第一电极；第二电极；第一导电型的第一半导体层；第二导电型的第二半导体层；第一导电型的第三半导体层；第二导电型的第四半导体层；第二导电型的第五半导体层；第一及第二控制电极。第一半导体层设置于第一电极与第二电极之间。第二半导体层设置于第一半导体层与第二电极之间。第三半导体层选择性地设置于第二半导体层与第二电极之间。第四半导体层设置于第一半导体层与第一电极之间。在沿着第一半导体层与第二半导体层之间的边界排列的第一及第二控制电极之间第五半导体层包含：第一部分，设置于第一半导体层中；及第二部分，设置于第一半导体层与第二半导体层之间。

Description

半导体装置
相关申请
本申请享受以日本专利申请2020-157707号(申请日：2020年9月18日)为基础申请的优先权。本申请通过参考该基础申请而包括基础申请的全部内容。
技术领域
实施方式涉及半导体装置。
背景技术
在逆变器等电力变换器中所使用的半导体装置中，例如期望相对于关断时的电流集中的破坏耐量大。
发明内容
实施方式提供提高了破坏耐量的半导体装置。
实施方式的半导体装置具备：第一电极；第二电极，与所述第一电极对置；第一导电型的第一半导体层；第二导电型的第二半导体层；所述第一导电型的第三半导体层；所述第二导电型的第四半导体层；所述第二导电型的第五半导体层；多个控制电极；以及第一绝缘膜。所述第一半导体层设置于所述第一电极与所述第二电极之间。所述第二半导体层设置于所述第一半导体层与所述第二电极之间，与所述第二电极电连接。所述第三半导体层选择性地设置于所述第二半导体层与所述第二电极之间，与所述第二电极电连接。所述第四半导体层设置于所述第一半导体层与所述第一电极之间，与所述第一电极电连接。所述多个控制电极分别设置于具有从所述第三半导体层的表面到所述第一半导体层中的深度的沟槽的内部，沿着所述第一半导体层与所述第二半导体层的边界排列。所述第一绝缘膜设置于所述多个控制电极各自与所述第一半导体层之间、以及所述多个控制电极各自与所述第二半导体层之间。所述第五半导体层在所述多个控制电极中的相邻的第一控制电极与第二控制电极之间包含第一部分及第二部分，所述第一部分设置于所述第一半导体层中，所述第二部分设置于所述第一半导体层与所述第二半导体层之间，且与所述第一部分以及所述第二半导体层电连接，所述第一部分位于所述第三半导体层与所述第四半导体层之间。
附图说明
图1是表示第一实施方式的半导体装置的示意剖视图。
图2的(a)及(b)是表示第一实施方式的半导体装置的动作的示意剖视图。
图3的(a)及(b)是表示第一实施方式的半导体装置的特性的曲线图。
图4是表示第一实施方式的半导体装置的其他特性的曲线图。
图5的(a)～(c)是表示第一实施方式的第一变形例的半导体装置的示意图。
图6的(a)～(c)是表示第一实施方式的第二变形例的半导体装置的示意图。
图7的(a)及(b)是表示第一实施方式的第三变形例的半导体装置的示意图。
图8的(a)～(c)是表示第一实施方式的变形例的半导体层的示意图。
图9的(a)及(b)是表示第一实施方式的第四变形例的半导体装置的示意图。
图10的(a)及(b)是表示第一实施方式的第五变形例的半导体装置的示意图。
图11的(a)及(b)是表示第一实施方式的第六变形例的半导体装置的示意图。
图12是表示第二实施方式的半导体装置的示意剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。对附图中的相同部分标注相同的附图标记并适当省略其详细的说明，对不同的部分进行说明。另外，附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等未必与现实的相同。另外，即使在表示相同部分的情况下，也存在根据附图而彼此的尺寸、比率不同地表示的情况。
进而，使用各图中所示的X轴、Y轴及Z轴，对各部分的配置及结构进行说明。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，有时将Z方向作为上方，将其相反方向作为下方进行说明。
(第一实施方式)
图1是表示第一实施方式的半导体装置1A的示意剖视图。半导体装置1A例如是IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极晶体管)。
如图1所示，半导体装置1A具备半导体部10、第一电极20、第二电极30以及控制电极40。第一电极20例如是集电极电极。第二电极30例如是发射极电极。控制电极40例如是栅极电极。
第一电极20与第二电极30设置于对置的位置，半导体部10设置于第一电极20与第三电极30之间。第一电极20例如设置于半导体部10的背面上。第二电极30设置于半导体部10的表面侧。半导体部10例如是硅。第一电极20及第二电极30例如是包含铝的金属层。
半导体部10例如包含第一导电型的第一半导体层11、第二导电型的第二半导体层13、第一导电型的第三半导体层15、第二导电型的第四半导体层19以及第二导电型的第五半导体层21。以下，将第一导电型设为n型，将第二导电型设为p型来进行说明。
第一半导体层11例如是n型基底层。第一半导体层11在第一电极20与第二电极30之间延伸。
第二半导体层13例如是p型基底层。第二半导体层13设置于第一半导体层11与第二电极30之间。第二半导体层13例如经由第二导电型的第六半导体层17而与第二电极30电连接。第六半导体层17例如是p型发射极层，包含浓度比第二半导体层13的第二导电型杂质的浓度高的第二导电型杂质。
第三半导体层15例如是n型发射极层。第三半导体层15选择性地设置于第二半导体层13与第二电极30之间。第三半导体层15与第二电极30电连接。
第四半导体层19例如是p型集电极层。第四半导体层19设置于第一半导体层11与第一电极20之间。第四半导体层19与第一电极20电连接。
控制电极40配置于在半导体部10的表面侧设置的沟槽GT的内部。沟槽GT具有从第三半导体层17的表面(上表面)到第一半导体层11中的深度。
控制电极40例如是导电性的多晶硅。控制电极40通过第一绝缘膜43与第一半导体层11、第二半导体层13、第三半导体层15以及第六半导体层17电绝缘。第一绝缘膜43例如是栅极绝缘膜。第一绝缘膜43例如是硅氧化膜。
控制电极40设置于半导体部10与第二电极30之间。控制电极40通过第二绝缘膜45而与第二电极30电绝缘。第二绝缘膜45例如是层间绝缘膜。第二绝缘膜45例如是硅氧化膜。
控制电极40包含位于第一半导体层11中的部分，隔着第一绝缘膜43与第一半导体层11相对。另外，控制电极40隔着第一绝缘膜43与第二半导体层13相对。即，第一绝缘膜43设置于第一半导体层11与控制电极40之间、第二半导体层13与控制电极40之间。第三半导体层15与第一绝缘膜43接触。
控制电极40设置有多个，例如在沿着第一半导体层11与第二半导体层13的边界的方向(例如X方向)上排列。多个控制电极40包括第一控制电极40a和第二控制电极40b。
例如，第三半导体层15设置于第一控制电极40a与第二控制电极40b之间。第五半导体层21也设置于第一控制电极40a与第二控制电极40b之间。
第五半导体层21位于第一半导体层11中。第五半导体层21例如包含浓度比第二半导体层13的第二导电型杂质的浓度高的第二导电型杂质。第一半导体层11包含位于第二半导体层13与第五半导体层21之间的部分、以及位于第五半导体层21与第一绝缘膜43之间的部分。
图2的(a)及(b)是表示第一实施方式的半导体装置1A的动作的示意剖视图。图2的(a)是表示图1所示的截面的一部分的示意图。图2的(b)是表示图2的(a)中所示的A-A截面的示意图。
图2的(a)表示半导体装置1A的导通状态下的电子及空穴的流动。例如，若在第一电极30与控制电极40之间施加比控制电极40的阈值电压高的栅极电压(导通电压)，则在第二半导体层13与第一绝缘膜43的界面感应出第一导电型的反型层。由此，从第三半导体层15经由反型层向第一半导体层11注入电子。与此对应地，从第四半导体层19向第一半导体层11注入空穴。
如图2的(b)所示，第二半导体层13在第一半导体层11与第二电极30之间例如沿Y方向延伸。第三半导体层15及第六半导体层17例如在第二半导体层13的延伸方向上交替排列。
第五半导体层21包含第一部分21a和第二部分21b。第一部分21a设置于第三半导体层15的下方。另外，第一部分21a设置于第一半导体层11中，位于第三半导体层15与第四半导体层19之间。第一半导体层11包含位于第二半导体层与第一部分21a之间的部分。
另一方面，第二部分21b设置于第六半导体层17的下方。第二部分21b设置于第一半导体层11与第六半导体层17之间。另外，第二部分21b设置于第一半导体层11与第二半导体层13之间，与第二半导体层13电连接。
第一部分21a以与第二部分21b相连的方式设置。即，第一部分21a经由第二部分21b与第二半导体层13电连接。
图2的(b)示出了半导体装置1A关断时的电子及空穴的流动。例如，若使施加于第一电极30与控制电极40之间的栅极电压降低至比控制电极40的阈值电压低的断开电压，则在第二半导体层13与第一绝缘膜43的界面感应出的反型层消失。
当经由反型层的从第三半导体层15向第一半导体层11的电子注入停止时，半导体装置1A的关断过程开始。随着向第一半导体层11的电子注入的停止，从第四半导体层19向第一半导体层11的空穴注入也停止。因此，第一电极20与第二电极30之间的电压上升，第一半导体层11被耗尽化。第一半导体层11中的电子经由第四半导体层19向第一电极20排出。第一半导体层11中的空穴经由第二半导体层13以及第六半导体层17向第二电极30排出。
在半导体装置1A中，由于在第一半导体层11与第二半导体层13之间设置有第五半导体层21，因此促进空穴向第二电极30排出。
如图2的(b)所示，第一半导体层11中的电子经由第四半导体层19向第一电极20排出。另一方面，第一半导体层11中的空穴经由第五半导体层21的第二部分21b、第二半导体层13以及第六半导体层17而向第二电极30排出。另外，第一半导体层11中的空穴从第五半导体层21的第一部分21a向第二部分21b移动，也通过经由第二半导体层13以及第六半导体层17的路径被排出。由此，能够将第一半导体层11中的电子以及空穴高效地向第一电极20以及第二电极30排出，使第一半导体层11耗尽化。
进而，能够使向第二半导体层13的位于第一半导体层11与第三半导体层15之间的部分的空穴注入，通过第五半导体层21的第一部分21b向第六半导体层17迂回，进而通过第五半导体层21的第一部分21a进行抑制。第一部分21a的杂质浓度可以高于第一半导体层11的杂质浓度。由此，能够减轻由第一半导体层11、第二半导体层13以及第三半导体层15构成的寄生npn晶体管的导通的影响。
图3的(a)及(b)是表示第一实施方式的半导体装置1A的特性的曲线图。图3的(a)示出了导通状态下的第一电极20与第二电极30之间的电压Vce和电流Ic的关系。图3的(b)示出了关断过程中的第一电极20与第二电极30之间的电流Ic和电压Vce的时间变化。在各图中，示出了半导体装置1A以及比较例的半导体装置CE的特性。半导体装置CE在不具有第五半导体层21这一点上与半导体装置1A不同。
如图3的(a)所示，半导体装置1A的导通电流小于半导体装置CE的导通电流。这反映了，通过设置第五半导体层21的第一部分21a，电子电流的路径变窄(参照图2的(a))，导通电阻变大。
另一方面，在时间t1，在将栅极电压设为控制电极40的阈值电压以下的情况下，如图3的(b)所示，半导体装置1A的电压Vce比半导体装置CE的Vce更早地上升。另外，半导体装置1A的电流Ic比半导体装置CE的Ic更早地减少。这样，通过设置第五半导体层21，能够缩短关断时间，降低开关损耗。
图4是表示第一实施方式的半导体装置的其他特性的曲线图。在该图中，示出了半导体装置1A以及比较例的半导体装置CE的特性。
例如，在关断过程中，若寄生npn晶体管开启，则电流Ic增加，并且发生电压Vce减少的所谓的骤回(snap back)现象。如图4所示，电流Ic增加，并且电压Vce降低，之后，电压Vce转为上升。该过程中的电压Vce的降低量越大，越容易产生经由寄生npn晶体管的电流集中，半导体装置的破坏耐量降低。
在图4所示的例子中，与半导体装置CE相比，抑制了半导体装置1A的电压Vce的降低。这表示在寄生npn晶体管导通时流动的电流减少。即，在半导体装置1A中，通过设置第五半导体层21，能够提高关断时的破坏耐量。
图5的(a)～(c)是表示第一实施方式的第一变形例的半导体装置1B的示意图。
图5的(a)是表示相邻的第一控制电极40a与第二控制电极40b之间(参照图1)的第一半导体层11、第二半导体层13、第三半导体层15以及第六半导体层17的立体图。
图5的(b)是表示第五半导体层21的立体图，图5的(c)是第五半导体层21的沿着Y-Z面的剖视图。
如图5的(a)～(c)所示，第五半导体层21包含第一部分21a、第二部分21b以及第三部分21c。第三部分21c以将第一部分21a与第二部分21b连接的方式设置。
第一部分21a经由第三部分21c与第二部分21b电连接。第一部分21a以从第三半导体层15的下方延伸至第六半导体层17的下方的方式设置。
如图5的(a)所示，第二部分21b以隔着未图示的第一绝缘膜43与控制电极40相对的方式设置。即，通过扩大第二部分21b的X方向的宽度，降低从第一半导体层11向第二电极30的空穴的排出阻力。另一方面，从第三半导体层15流向第一半导体层11的电子电流的路径被限定于未设置第二部分21b的区域。
图6的(a)～(c)是表示第一实施方式的第二变形例的半导体装置1C的示意图。
图6的(a)是表示相邻的第一控制电极40a与第二控制电极40b之间(参照图1)的第一半导体层11、第二半导体层13、第三半导体层15以及第六半导体层17的立体图。
图6的(b)是表示第五半导体层21的立体图，图6的(c)是第五半导体层21的沿着Y-Z面的剖视图。
如图6的(a)～(c)所示，第五半导体层21包含第一部分21a、第二部分21b以及第三部分21c。第三部分21c以将第一部分21a与第二部分21b连接的方式设置。
第一部分21a经由第三部分21c与第二部分21b电连接。第一部分21a以从第三半导体层15的下方延伸至第六半导体层17的下方的方式设置。在该例中，第二部分21b的X方向的宽度WB与第一部分21a的X方向的宽度WA大致相同。
第一半导体层11包含位于第五半导体层21的第二部分21b与第一绝缘膜43(未图示)之间的部分。由此，从第三半导体层15流向第一半导体层11的电子电流的路径也扩展到位于第一半导体层11与第六半导体层17之间的区域。即，在半导体装置1C中，能够降低导通电阻。
图7的(a)及(b)是表示第一实施方式的第三变形例的半导体装置1D的示意图。
图7的(a)是表示相邻的第一控制电极40a与第二控制电极40b之间(参照图1)的第一半导体层11、第二半导体层13、第三半导体层15以及第六半导体层17的立体图。图7的(b)是表示第五半导体层21的立体图。
在该例中，第五半导体层21包含第二部分21b和2个第一部分21a。2个第一部分21a例如在X方向上排列。第一半导体层11包含位于2个第一部分21a之间的部分和位于第一部分21a与第一绝缘膜43之间的部分。由此，能够扩大从第三半导体层15经由反型层流向第一半导体层11的电子电流的路径。
如图7的(a)所示，第二部分21b以经由未图示的第一绝缘膜43与控制电极40相对的方式设置。即，通过扩大第二部分21b的X方向的宽度，降低从第一半导体层11向第二电极30的空穴的排出阻力。
图8的(a)～(c)是例示第一实施方式的变形例的第五半导体层21的示意图。图8的(a)及(c)是立体图，图8的(b)是Y-Z剖视图。在任一例子中，第五半导体层21包含第一部分21a和第二部分21b，第一部分21a与第二部分21b电连接。
在图8的(a)所示的例子中，第一部分21a以从第二部分21b的侧面向-Y方向(Y方向的反方向)突出的方式设置。
在图8的(b)所示的例子中，第一部分21a以从第二部分21b的侧面向斜下方突出的方式设置。第一部分21a在Z方向上设置于与第二半导体层13分离的位置。由此，能够经由第一部分21a从第一半导体层11高效地排出空穴。
在图8的(c)所示的例子中，设置有2个第一部分21a。2个第一部分21a例如设置为，在X方向上排列，并随着从第二部分21b离开，2个第一部分21a间的间隔变窄。由此，能够扩大从第三半导体层15经由反型层流向第一半导体层11的电子电流的路径，并且能够从第一半导体层11高效地排出空穴。
图9的(a)及(b)是表示第一实施方式的第四变形例的半导体装置2A的示意图。
图9的(a)是表示相邻的第一控制电极40a与第二控制电极40b之间(参照图1)的第一半导体层11、第二半导体层13、第三半导体层15以及第六半导体层17的立体图。图9的(b)是第五半导体层21的沿着Y-Z面的剖视图。
如图9的(a)所示，第五半导体层21还包含第四部分21d。第四部分21d设置于第一部分21a的下方。第四部分21d的X方向的宽度WD比第一部分21a的X方向的宽度WA(参照图6的(b))窄。另外，第二部分21b以经由未图示的第一绝缘膜43与控制电极40相对的方式设置。
如图9的(b)所示，第一部分21a位于第二部分21b与第四部分21d之间。第四部分21d经由第三部分21c与第一部分21a电连接。另外，第一部分21a经由第三部分21c与第二部分21b电连接。
第四部分21d以从第三半导体层13的下方延伸到第六半导体层17的下方的方式设置。在该例子中，通过增加第四部分21d，能够更高效地排出第一半导体层11的空穴。
图10的(a)及(b)是表示第一实施方式的第五变形例的半导体装置2B及2C的示意图。图10的(a)及(b)是表示相邻的第一控制电极40a与第二控制电极40b之间(参照图1)的第一半导体层11、第二半导体层13、第三半导体层15及第六半导体层17的立体图。
在图10的(a)所示的半导体装置2B中，第五半导体层21包含在Z方向上排列的2个第四部分21d。2个第四部分21d经由未图示的第三部分21c相互电连接，与第一部分21a电连接(参照图9的(b))。
在图10的(b)所示的半导体装置2C中，第五半导体层21包含在Z方向上排列的3个第四部分21d。3个第四部分21d经由未图示的第三部分21c相互电连接，并与第一部分21a电连接(参照图9的(b))。
这样，通过将多个第四部分21d沿Z方向排列配置，由此能够更有效地排出第一半导体层11的空穴。
图11的(a)及(b)是表示第一实施方式的第六变形例的半导体装置3A及3B的示意图。图11的(a)及(b)是表示相邻的第一控制电极40a与第二控制电极40b之间(参照图1)的第一半导体层11、第二半导体层13、第三半导体层15及第六半导体层17的立体图。
在图11的(a)所示的半导体装置3A中，第五半导体层21的第一部分21a以在第三半导体层15的下方沿Z方向延伸的方式设置。另外，第一部分21a还在Y方向上延伸，并在第六半导体层17的下方与第二部分21b电连接。另外，第二部分21b以经由未图示的第一绝缘膜43与控制电极40相对的方式设置。
在该例子中，在第一部分21a与第一绝缘膜43之间还设置第一导电型的第七半导体层23。第七半导体层23以沿着第一绝缘膜43在例如Y方向及Z方向上延伸的方式设置。第七半导体层23包含浓度比第一半导体层11的第一导电型杂质的浓度高的第一导电型杂质。
第一半导体层11包含位于第五半导体层21的第一部分21a与第七半导体层23之间的部分。
在该例子中，通过使第五半导体层21的第一部分21a在Z方向上延伸，能够高效地排出第一半导体层11中的空穴。进而，通过设置第七半导体层23，能够降低从第三半导体层15经由反型层到达第一半导体层11的电子电流的路径的电阻。由此，能够降低半导体装置3A的导通电阻。
图11的(b)所示的半导体装置3B也具备在Z方向上延伸的第五半导体层21的第一部分21a和第七半导体层23。进而，第五半导体层21的第二部分21b的X方向的宽度WB例如被设为与第一部分21a的X方向的宽度WA大致相同(参照图6的(b))。由此，第一半导体层11还包含位于第二部分21b与第一绝缘膜43之间的部分。因此，能够进一步降低半导体装置3B的导通电阻。
(第二实施方式)
图12是表示第二实施方式的半导体装置4的示意剖视图。半导体装置4例如具备第一导电型的第一半导体层111、第二导电型的第二半导体层113、第一导电型的第三半导体层115、第二导电型的第四半导体层119、第二导电型的第五半导体层121、以及第二导电型的第六半导体层117。另外，半导体装置4具备第一电极120、第二电极130、控制电极140以及第一绝缘膜143。
如图12所示，控制电极140例如是栅极电极，选择性地设置于第一半导体层111上。第一半导体层111例如是n型基底层。第一绝缘膜143设置于第一半导体层111与控制电极140之间。第一绝缘膜143例如是栅极绝缘膜。即，半导体装置4是具有平面栅极结构的IGBT。
第二半导体层113例如是p型基底层。第二半导体层113选择性地设置于第一半导体层111上。第二半导体层113包含位于第一半导体层111与第一绝缘膜143之间的部分。即，第二半导体层113包含隔着第一绝缘膜143与控制电极140相对的部分。
第三半导体层115例如是n型发射极层。第三半导体层115选择性地设置于第二半导体层113上。第三半导体层115与第二半导体层113的与控制电极140相对的部分并排。
第四半导体层119例如是p型集电极层。第四半导体层119选择性地设置于第一半导体层111之上。第四半导体层119设置于与第二半导体层113分离的位置。
第五半导体层121设置于第二半导体层113中。第五半导体层121设置于第一半导体层111与第三半导体层115之间。第五半导体层121包含浓度比第二半导体层113的第二导电型杂质的浓度高的第二导电型杂质。
第六半导体层117例如是p型发射极层。第六半导体层117选择性地设置于第二半导体层113上，与第二半导体层113的与控制电极140相对的部分以及第三半导体层115并排。
第五半导体层121包含设置于第一半导体层111与第三半导体层115之间的第一部分121a、以及与第六半导体层117电连接的第二部分121b。第一部分121a经由第二部分121b与第六半导体层117电连接。
第一电极120与第四半导体层119电连接。第二电极130与第三半导体层115及第六半导体层117电连接。
在半导体装置4的关断过程中，第一半导体层111中的电子经由第四半导体层119被排出到第一电极120。第一半导体层111中的空穴经由第二半导体层113和第六半导体层117被排出到第二电极130。
在半导体装置4中，由于第五半导体层121设置于第二半导体层113中，因此能够从第二半导体层113向第六半导体层117高效地排出空穴。由此，能够减轻由第二半导体层113、第三半导体层115以及第六半导体层117构成的寄生npn晶体管的开启的影响，提高半导体装置4的破坏耐量。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其等同的范围内。

Claims (13)

1.一种半导体装置，具备：
第一电极；
第二电极，与所述第一电极对置；
第一导电型的第一半导体层，设置于所述第一电极与所述第二电极之间；
第二导电型的第二半导体层，设置于所述第一半导体层与所述第二电极之间，与所述第二电极电连接；
所述第一导电型的第三半导体层，选择性地设置于所述第二半导体层与所述第二电极之间，与所述第二电极电连接；
所述第二导电型的第四半导体层，设置于所述第一半导体层与所述第一电极之间，与所述第一电极电连接；
多个控制电极，分别设置于在从所述第二电极朝向所述第一电极的第一方向上从所述第三半导体层延伸到所述第一半导体层中的沟槽的内部，在沿着所述第一半导体层与所述第二半导体层之间的边界的第二方向上排列；
第一绝缘膜，设置于所述多个控制电极各自与所述第一半导体层之间、以及所述多个控制电极各自与所述第二半导体层之间；以及
所述第二导电型的第五半导体层，在所述多个控制电极中的相邻的第一控制电极与第二控制电极之间包括第一部分及第二部分，所述第一部分设置于所述第一半导体层中，第二部分设置于所述第一半导体层与所述第二半导体层之间，且与所述第一部分以及所述第二半导体层电连接，所述第一部分位于所述第三半导体层与所述第四半导体层之间。
2.根据权利要求1所述的半导体装置，其中，
所述第一半导体层包含位于所述第五半导体层的所述第一部分与所述第一绝缘膜之间的部分。
3.根据权利要求2所述的半导体装置，其中，
所述第一半导体层包含位于所述第五半导体层的所述第二部分与所述第一绝缘膜之间的部分。
4.根据权利要求1所述的半导体装置，其中，
还具备所述第二导电型的第六半导体层，所述第六半导体层选择性地设置于所述第二半导体层与所述第二电极之间，且沿着所述第二半导体层而与所述第三半导体层并排，
所述第六半导体层位于所述第五半导体层的所述第二部分与所述第二电极之间，
所述第六半导体层包含浓度比所述第二半导体层的第二导电型杂质的浓度高的第二导电型杂质，
所述第二半导体层经由所述第六半导体层与所述第二电极电连接。
5.根据权利要求4所述的半导体装置，其中，
所述第五半导体层包含浓度比所述第二半导体层的所述第二导电型杂质的浓度高的第二导电型杂质。
6.根据权利要求1所述的半导体装置，其中，
所述第五半导体层具有从所述第二部分起沿第三方向延伸的所述第一部分，所述第三方向是沿着所述第一半导体层与所述第二半导体层之间的边界、且与所述第二方向正交的方向。
7.根据权利要求1所述的半导体装置，其中，
所述第五半导体层还包含第三部分，所述第三部分设置于所述第一部分与所述第二部分之间，且将所述第一部分与所述第二部分电连接。
8.根据权利要求1所述的半导体装置，其中，
所述第五半导体层包含多个所述第一部分，
所述多个第一部分沿所述第二方向排列。
9.根据权利要求1所述的半导体装置，其中，
所述第五半导体层在包含所述第一方向以及第三方向的截面中，包含从所述第二部分朝向所述第一电极地、沿与所述第一方向以及所述第三方向交叉的方向延伸的所述第一部分，所述第三方向是沿着所述第一半导体层与所述第二半导体层之间的边界、且与所述第二方向正交的方向。
10.根据权利要求1所述的半导体装置，其中，
所述第五半导体层包含一对所述第一部分，
所述一对第一部分沿所述第二方向排列，
所述一对第一部分中的一个第一部分沿第四方向延伸，所述第四方向是沿着所述第一半导体层与所述第二半导体层之间的边界、且与所述第二方向交叉的方向，
所述一对第一部分中的另一个第一部分沿第五方向延伸，所述第五方向是沿着所述第一半导体层与所述第二半导体层之间的边界、且与所述第二方向以及所述第四方向交叉的方向，
所述一对第一部分的间隔在从所述第二部分延伸出的前端比在与所述第二部分连接的部分的间隔窄。
11.根据权利要求7所述的半导体装置，其中，
所述第五半导体层还包含：至少1个第四部分，与所述第二部分在所述第一方向上并排；以及其他第三部分，经由所述第二部分以及所述第三部分将所述第一部分与所述第四部分电连接，
所述第一部分以及所述第二部分位于所述第四部分与所述第二半导体层之间。
12.根据权利要求1所述的半导体装置，其中，
还具备第七半导体层，所述第七半导体层设置于所述第五半导体层与所述第一绝缘膜之间，且包含浓度比所述第一半导体层的第一导电型杂质的浓度高的第一导电型杂质。
13.一种半导体装置，具备：
第一导电型的第一半导体层；
控制电极，设置于所述第一半导体层上；
第一绝缘膜，设置于所述第一半导体层与所述控制电极之间；
第二导电型的第二半导体层，选择性地设置于所述第一半导体层上，包含隔着所述第一绝缘膜而与所述控制电极相对的部分；
所述第一导电型的第三半导体层，选择性地设置于所述第二半导体层上，与所述第二半导体层的与所述控制电极相对的所述部分并排；
所述第二导电型的第四半导体层，在所述第一半导体层上设置于与所述第二半导体层分离的位置；
所述第二导电型的第五半导体层，在所述第二半导体层中，设置于所述第一半导体层与所述第三半导体层之间，包含浓度比所述第二半导体层的第二导电型杂质的浓度高的第二导电型杂质；以及
所述第二导电型的第六半导体层，选择性地设置于所述第二半导体层上，与所述第二半导体层的与所述控制电极相对的所述部分以及所述第三半导体层并排，且与所述第五半导体层电连接。
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