CN114203251A - 存储器装置的控制方法 - Google Patents

存储器装置的控制方法 Download PDF

Info

Publication number
CN114203251A
CN114203251A CN202011220703.7A CN202011220703A CN114203251A CN 114203251 A CN114203251 A CN 114203251A CN 202011220703 A CN202011220703 A CN 202011220703A CN 114203251 A CN114203251 A CN 114203251A
Authority
CN
China
Prior art keywords
data
inverted
bits
memory device
bank
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011220703.7A
Other languages
English (en)
Inventor
柯昱州
郑世宏
陈俊嘉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuhai North South Technology Co ltd
Original Assignee
Zhuhai North South Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuhai North South Technology Co ltd filed Critical Zhuhai North South Technology Co ltd
Publication of CN114203251A publication Critical patent/CN114203251A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16Error detection or correction of the data by redundancy in hardware
    • G06F11/20Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2053Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant
    • G06F11/2094Redundant storage or storage space
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • G11C29/76Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44Indication or identification of errors, e.g. for repair
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10Digital recording or reproducing
    • G11B20/18Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1816Testing
    • G11B20/182Testing using test patterns
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/82Solving problems relating to consistency

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Signal Processing (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本发明公开了一种存储器装置的控制方法,所述存储器装置的控制方法利用一反相资料来标记储存在一记忆区块中的资料为反相状态或非反相状态,以使该记忆区块在写入资料时,该记忆区块中变更资料状态的位元数量不会大于该记忆区块的总位元数的一半,减少能量消耗。本发明的控制方法还可以利用该反相资料来标记具有不佳位元的记忆区块以及选择修复该具有不佳位元的记忆区块的备用区块。

Description

存储器装置的控制方法
技术领域
本发明涉及存储器装置控制领域,具体涉及一种可以达成省电、修复不佳(defective)位元及延长存储器寿命的存储器装置的控制方法。
背景技术
传统的随机存取存储器,例如磁阻式随机存取存储器(magnetoresistive randomaccess memory;MRAM)、可变电阻式存储器(resistive random access memory;RRAM)及铁电随机存取存储器(Ferroelectric random access memory;FRAM),需要大电流来改变位元的资料状态以达成写入操作。资料状态的改变包括由“0”变为“1”或由“1”变为“0”。因此,改变资料状态的位元数越多,写入操作所消耗的能量越大。此外,当位元太过于频繁的改变资料状态时,位元的耐久性及可靠性会降低,因而缩短随机存取存储器的使用寿命。
传统的随机存取存储器的不佳位元修复方法,都是在制造过程中完成。使用者在使用过程中,若出现不佳位元时,一般是利用修正错误(error-correcting code;ECC)技术来进行修复。然而,ECC技术需要其他元件支援才能进行,例如需要主机板或CPU的支援,传统的随机存取存储器无法自行修复不佳位元。
发明内容
本发明的目的,在于提出一种存储器装置的控制方法,其可以达成省电、修复不佳位元及延长存储器装置的寿命。
为实现上述目的,本发明提供了一种存储器装置的控制方法,所述存储器装置的控制方法包括:提供一反相资料以标记一记忆区块的第一资料为反相状态或非反相状态,该反相资料具有至少两个位元;在要写入一第二资料时,依据该第一资料及该反相资料决定将该第二资料或一第三资料写入该记忆区块,该第三资料为该第二资料的反相;在监测到该记忆区块中有不佳位元时,将该至少两个位元的其中至少一个变更为非0及非1的资料状态;以及从多个备用区块中选取其中一个取代该记忆区块,该反相资料标记所选取的备用区块。
根据本发明提供的具体实施例,本发明公开了以下技术效果:
本发明存储器装置的控制方法利用反相资料来标记储存在记忆区块中的资料为反相状态或非反相状态,以使该记忆区块在写入资料时,该记忆区块中变更资料状态的位元数量不会大于该记忆区块的总位元数的一半,进而可以减少能量消耗。此外本发明还可以利用该反相资料来标记具有不佳位元的记忆区块以及选择修复该具有不佳位元的记忆区块的备用区块。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是本发明的存储器装置。
图2是图1中存储器阵列12的实施例。
图3是本发明存储器装置10的读写操作流程图。
图4是说明本发明存储器装置10修复不佳位元的方式。
图5是记忆区块与备用区块的第一种排列方式。
图6是记忆区块与备用区块的第二种排列方式。
符号说明:
10、存储器装置,12、存储器阵列,122、位元,124、位元,126、位元,14、反相电路,16、反相电路,18、第一缓冲器,20、第二缓冲器。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
图1是本发明的存储器装置10。图2是图1中存储器阵列12的实施例。参照图1及图2,存储器装置10包含一存储器阵列12、反相电路14与反相电路16以及第一缓冲器18与第二缓冲器20。存储器阵列12可分为两个部分,其中第一部分包括多个记忆区块N1~Nn及多个标记区块K1~Kn,第二部分包括多个备用区块R1~R5以及多个标记区块KR1~KR5。每一个记忆区块具有m个位元122,其中m为正整数,故一个记忆区块所储存的第一资料具有第一数量m的位元。每一个备用区块具有m个位元124。每一个标记区块具有2个位元126。标记区块K1~Kn及KR1~KR5是用以储存反相资料WIB。标记区块K1~Kn所储存的反相资料WIB分别用以标记记忆区块N1~Nn为反相状态或非反相状态,而标记区块KR1~KR5所储存的反相资料WIB分别用以标记备用区块R1~R5为反相状态或非反相状态。在图2的实施例中,记忆区块N1~Nn、标记区块K1~Kn、备用区块R1~R5以及标记区块KR1~KR5是在同一个存储器阵列12中,但记忆区块N1~Nn、标记区块K1~Kn、备用区块R1~R5以及标记区块KR1~KR5也可以分别配置在不同的存储器阵列中。
图3是本发明存储器装置10的读写操作流程图。当存储器装置10接收到读写命令时,将其中一个记忆区块N1~Nn的第一资料读出并储存至第一缓冲器18与第二缓冲器20,如步骤S10所示。在此以读出记忆区块N1的第一资料为例来说明。接着进行步骤S12,存储器装置10判断是否要进行写入操作。当存储器装置10是要进行读取操作时,反相电路14监测标记区块K1的反相资料WIB以判断第一资料为反相状态或非反相状态,如步骤S14所示。在此实施例中,当反相资料WIB为“00”或“11”时,代表第一资料为非反相状态,当反相资料WIB为“01”或“10”时,代表第一资料为反相状态。本发明并不以此为限,例如当反相资料WIB为“00”或“11”时,代表第一资料为反相状态,当反相资料WIB为“01”或“10”时,代表第一资料为非反相状态。在反相电路14判断为非反相状态时,反相电路14直接将第一缓冲器18内的第一资料作为读取资料DR输出给存储器装置10外部的电路,如步骤S16所示。在步骤S14中,反相电路14判断为反相状态时,反相电路14将反相第一资料产生一第四资料作为读取资料DR,并将第四资料输出给存储器装置10外部的电路,如步骤S18所示。假设第一资料为“1001”,则第四资料为“0110”。
在步骤S12中,若存储器装置10是要执行写入操作时,存储器装置10将进行步骤S20。在步骤S20中,反相电路16监测标记区块K1的反相资料WIB以判断第一资料为反相状态或非反相状态。当第一资料为非反相状态时,反相电路16会将要写入的第二资料储存至第二缓冲器20中。接着存储器装置10会将第一缓冲器18中的第一资料与第二缓冲器20中的第二资料进行比对,如步骤S22所示。比对过程包括找出第一资料及第二资料中位置相同但资料状态不同的位元,并计算这些位元的数量以产生一第二数量WB。在得到第二数量WB后,判断第二数量WB是否大于第一数量m的一半,如步骤S24所示。若第二数量WB小于m/2,存储器装置10会直接将第二资料写入记忆区块N1,如步骤S26所示,且写入第二资料后,对应记忆区块N1的反相资料WIB维持在非反相状态。若第二数量WB大于m/2,反相电路16将反相第二资料产生一第三资料,如步骤S28所示。之后,存储器装置10会将第三资料写入记忆区块N1,同时对应记忆区块N1的反相资料WIB将被变更反相状态,如步骤S30所示。
在此以具体实施例来说明步骤S22至S30。假设第一资料为“10010001”,由第一资料具有8个位元,因此第一数量m为8。在步骤S22中,若第二资料为“10010010”,比对后可知道第一资料“10010001”与第二资料“10010010”只有最后面的两个位元的资料状态不同,因此在步骤S24中,存储器装置10判断第二数量WB为2且小于第一数量m的一半,接着进行步骤S26以写入第二资料“10010010”至记忆区块N1中。由于第一资料“10010001”与第二资料“10010010”只有最后两个位元的资料状态不同,因此在写入时,只需变更记忆区块N1中最后两个位元122的资料状态。在步骤S22中,若第二资料为“10001110”,比对后可知道第一资料“10010001”与第二资料“10001110”后面的五个位元的资料状态不同,因此在步骤S24,存储器装置10判断第二数量WB为5且大于第一数量m的一半。也就是说,此时若将第二资料写入记忆区块N1,需要变更五个位元122的资料状态,这需要耗费较大的能量。为了节省能量的消耗,存储器装置10将进行步骤S28对第二资料进行反相以产生第三资料“01110001”。最后存储器装置10将第三资料“01110001”写入记忆区块N1,同时将标记区块K1的反相资料WIB变更反相状态,如步骤S30所示。由于第三资料“01110001”与记忆区块N1中的第一资料“10010001”只有最前面的三个位元的资料状态不同,因此在写入时,只需变更记忆区块N1中最前面的三个位元122的资料状态,故可达成节省能量的目的。
在步骤S20中,当第一资料为反相状态时,存储器装置10会进行步骤S32,此时反相电路16会反相第二资料产生一第三资料,并储存第三资料至第二缓冲器20中。接着存储器装置10会将第一缓冲器18中的第一资料与第二缓冲器20中的第三资料进行比对,如步骤S34所示。比对后,存储器装置10可以知道第一资料及第三资料中位置相同但资料状态不同的位元,并计算这些位元的数量以得到第二数量WB。在得到第二数量WB后,判断第二数量WB是否大于第一数量m的一半,如步骤S36所示。若第二数量WB小于m/2,存储器装置10会将第三资料写入记忆区块N1,如步骤S38所示,且写入第三资料后,对应记忆区块N1的反相资料WIB维持在反相状态。若第二数量WB大于m/2,存储器装置10将第二资料写入记忆区块N1,同时将反相资料WIB将被变更为非反相状态,如步骤S40所示。
在此以具体实施例来说明步骤32至S40。假设第一资料为“01101110”,由第一资料具有8个位元,因此第一数量m为8。在步骤S32中,由于第一资料被标记为反相状态,因此反相电路16将第二资料为“01110001”反相为第三资料“10001110”,并将第三资料储存在第二缓冲器20中。存储器装置10比对第一资料“01101110”与第三资料“10001110”后可得知,最前面的三个位元的资料状态不同,因此存储器装置10判断第二数量WB为3且小于第一数量m的一半。存储器装置10因而进行步骤S38将第三资料“10001110”写入记忆区块N1中,并且维持标记区块K1中的反相资料WIB不变。由于第一资料“01101110”与第三资料“10001110”只有最前面三个位元的资料状态不同,因此在写入时,只需变更记忆区块N1中最前面的三个位元122的资料状态。在另一实施例中,若第二资料为“01101001”,在步骤S32将产生第三资料“10010110”。接着在步骤S34及S36中,存储器装置10可以知道第一资料“01101110”与第三资料“10010110”最前面的五个位元的资料状态不同,因此判断第二数量WB为5且大于第一数量m的一半。为了节省能量的消耗,存储器装置10将进行步骤S40将第二资料进写入记忆区块N1,并将标记区块K1中的反相资料WIB变更为非反相状态,如步骤S40所示。由于第二资料“01101001”与记忆区块N1中的第一资料“01101110”只有最后面的三个位元的资料状态不同,因此在写入时,只需变更记忆区块N1中最后面的三个位元122的资料状态,故可达成节省能量的目的。
在图2中,以标记区块K1为例,反相资料WIB有两个位元,其可以用“00”及“11”来表示非反相状态,以“01”及“10”来表示非反相状态。此外,当位元126太过于频繁的改变资料状态时,位元126的耐久性及可靠性会降低,这将缩短标记区块K1的使用寿命。为了降低位元126的变换频率,可以让反相资料WIB以一顺序变化,例如由“00”变为“01”,接着由“01”变为“11”,再由“11”变为“10”,最后“10”再回到“00”,即以“00”、“01”、“11”及“10”的顺序反覆改变。如此一来,标记区块K1中每次只有一个位元126改变资料状态,而且同一个位元126不会连续两次改变资料状态,降低了位元126的变换频率,进而提高标记区块K1的使用寿命。本发明并不限制反相资料WIB或标记区块的位元数量,例如反相资料WIB有三个位元时,其可以用“000”、“011”及“110”来表示非反相状态,以“001”、“111”及“100”来表示反相状态,而且可以用“000”、“001”、“011”、“111”、“110”及“100”的顺序变化。在另一实施例中,反相资料WIB为“000”、“011”或“110”时,也可以用来表示反相状态,而反相资料WIB为001”、“111”及“100”时,则表示非反相状态。
图2的标记区块K1~K12的位元126可以写入非0及非1的第三种资料状态X,利用此特性,本发明的存储器装置10可以实时修补不佳位元。当记忆区块N1的其中一个位元122因过度使用或其他原因变为不佳位元时,可以将标记区块K1的其中至少一个位元126变更为资料状态X以表示记忆区块N1具有不佳位元。本发明的存储器装置10还可以透过反相资料WIB来从多个备用区块R1~R5中选择其中一个来取代记忆区块N1。图4显示反相资料WIB与备用区块R1~R5的对应关系,当存储器装置10监测到对应记忆区块N1的反相资料WIB为“X0”时,存储器装置10将选取备用区块R1取代记忆区块N1。当存储器装置10监测到对应记忆区块N1的反相资料WIB为“X1”时,存储器装置10将选取备用区块R2取代记忆区块N1。当存储器装置10监测到对应记忆区块N1的反相资料WIB为“0X”时,存储器装置10将选取备用区块R3取代记忆区块N1。当存储器装置10监测到对应记忆区块N1的反相资料WIB为“1X”时,存储器装置10将选取备用区块R4取代记忆区块N1。当存储器装置10监测到对应记忆区块N1的反相资料WIB为“XX”时,存储器装置10将选取备用区块R5取代记忆区块N1。图2中虽以5个备用区块R1~R5为例,但本发明不限于此,依需求增加或减少备用区块R1~R5是可能的,而随着备用区块R1~R5的增加或减少,反相资料WIB的位元数也可能随之变化。
在图2的实施例中,多个位元122形成n×m阵列,备用区块R1~R5的排列方向可以根据n与m之间的关系决定,以达到较佳的修补效率。如图5所示,当n>m(例如,n=16,m=8)时,备用区块R1~R5可以沿Y方向排列以达成较佳的修补效率,如实线所示。具体而言,当图5中的n×m阵列出现一个不佳位元时,沿Y方向排列的备用区块R1~R5只需使用8个位元124来取代该不佳位元所在的记忆区块。在此情况下相当于使用8个位元124来修补一个不佳位元。但若图5中的备用区块R1~R5沿X方向排列,如虚线所示,则需要使用16个位元来取代该不佳位元所在的记忆区块,这相当于使用16个位元来修补一个不佳位元。因此在n>m的情况下,备用区块R1~R5沿Y方向排列会有较佳的修补效率。基于相同理由,当n<m(例如,n=8,m=16)时,如图6所示,备用区块R1~R5可以沿X方向排列以达成较佳的修补效率。
以上对于本发明的较佳实施例所作的叙述是为阐明本发明的目的,而无意限定本发明精确地为所揭露的形式,基于以上的教导或从本发明的实施例学习而作修改或变化是可能的,实施例是为解说本发明的原理以及让熟悉该项技术者以各种实施例利用本发明在实际应用上而选择及叙述,本发明的技术思想企图由权利要求及其均等来决定。

Claims (7)

1.一种存储器装置的控制方法,其特征在于,该存储器装置的控制方法包括下列步骤:
A.提供一反相资料以标记一记忆区块的第一资料为反相状态或非反相状态,该反相资料具有至少两个位元;
B.在要写入一第二资料时,依据该第一资料及该反相资料决定将该第二资料或一第三资料写入该记忆区块,该第三资料为该第二资料的反相;
C.在监测到该记忆区块中有不佳位元时,将该至少两个位元的其中至少一个变更为非0及非1的资料状态;以及
D.从多个备用区块中选取其中一个取代该记忆区块,该反相资料标记所选取的备用区块。
2.根据权利要求1所述存储器装置的控制方法,其特征在于,当第一资料被标记为非反相状态时,该步骤B包括下列步骤:
将该第一资料与该第二资料进行比对,其中该第一资料及该第二资料皆具有一第一数量的位元;
计算该第一资料及该第二资料中位置相同但资料状态不同的位元的数量,以产生一第二数量;
若该第二数量小于该第一数量的一半,将该第二资料写入该记忆区块中;以及
若该第二数量大于该第一数量的一半,将该第三资料写入该记忆区块中,以及变更该反相资料以将写入该记忆区块的该第三资料标记为反相状态。
3.根据权利要求2所述存储器装置的控制方法,其特征在于,比对该第一资料与该第二资料的步骤包括:
将该第一资料储存至一第一缓冲器;
将该第二资料储存至一第二缓冲器;以及
比对该第一缓冲器中的第一资料与该第二缓器中的第二资料。
4.根据权利要求2所述存储器装置的控制方法,其特征在于,变更该反相资料时,依照一预设顺序变更该反相资料的该至少两个位元的其中一个。
5.根据权利要求1所述存储器装置的控制方法,其特征在于,当该第一资料被标记为反相状态时,该步骤B包括下列步骤:
将该第二资料反相产生该第三资料;
将该第一资料与该第三资料进行比对,该第一资料、该第二资料及该第三资料皆具有一第一数量的位元;
计算该第一资料及该第三资料中位置相同但资料状态不同的位元的数量,以产生一第二数量;
若该第二数量小于该第一数量的一半,将该第三资料写入该记忆区块中;以及
若该第二数量大于该第一数量的一半,将该第二资料写入该记忆区块中,以及变更该反相资料以将写入该记忆区块的第二资料标记为非反相状态。
6.根据权利要求5所述存储器装置的控制方法,其特征在于,比对该第一资料及该第三资料的步骤包括:
将该第一资料储存至一第一缓冲器;
将该第三资料储存至一第二缓冲器;以及
比对该第一缓冲器中的该第一资料与该第二缓器中的该第三资料。
7.根据权利要求5所述存储器装置的控制方法,其特征在于,变更该反相资料时,依照一预设顺序变更该反相资料的该至少两个位元的其中一个。
CN202011220703.7A 2020-09-17 2020-11-05 存储器装置的控制方法 Pending CN114203251A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW109132028A TWI737495B (zh) 2020-09-17 2020-09-17 記憶體裝置的控制方法
TW109132028 2020-09-17

Publications (1)

Publication Number Publication Date
CN114203251A true CN114203251A (zh) 2022-03-18

Family

ID=78283466

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011220703.7A Pending CN114203251A (zh) 2020-09-17 2020-11-05 存储器装置的控制方法

Country Status (3)

Country Link
US (1) US11169894B1 (zh)
CN (1) CN114203251A (zh)
TW (1) TWI737495B (zh)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5303325B2 (ja) * 2009-03-18 2013-10-02 ルネサスエレクトロニクス株式会社 データ処理装置
US8677211B2 (en) * 2010-12-23 2014-03-18 International Business Machines Corporation Data bus inversion using spare error correction bits
US9501352B2 (en) * 2014-03-05 2016-11-22 Kabushiki Kaisha Toshiba Memory device
US9471486B2 (en) * 2014-07-07 2016-10-18 Sandisk Technologies Llc Reducing disturbances in memory cells
CN107077430B (zh) * 2014-10-24 2020-06-30 索尼公司 存储器控制器、存储器系统以及存储器控制器控制方法
KR20180072026A (ko) * 2016-12-20 2018-06-29 에스케이하이닉스 주식회사 메모리 컨트롤러, 이를 포함하는 메모리 시스템, 및 그의 동작 방법
KR20180085396A (ko) * 2017-01-18 2018-07-27 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 및 그의 데이터 라이트 동작방법
KR20190074890A (ko) * 2017-12-20 2019-06-28 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US10802909B2 (en) * 2018-08-17 2020-10-13 Micron Technology, Inc. Enhanced bit flipping scheme
KR20200071484A (ko) * 2018-12-11 2020-06-19 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 메모리 시스템

Also Published As

Publication number Publication date
TWI737495B (zh) 2021-08-21
US11169894B1 (en) 2021-11-09
TW202213372A (zh) 2022-04-01

Similar Documents

Publication Publication Date Title
US6549457B1 (en) Using multiple status bits per cell for handling power failures during write operations
US7330376B1 (en) Method for memory data storage by partition into narrower threshold voltage distribution regions
JP4444770B2 (ja) メモリ装置
JP2008071440A (ja) 強誘電体メモリ装置及びその制御方法
KR20080070248A (ko) 반도체 메모리 장치 및 그것의 메모리 셀 억세스 방법
US8243536B2 (en) Systems and methods for increasing bit density in a memory cell
TW201921373A (zh) 記憶體修復方案
US11200962B2 (en) Memory devices having spare column remap storages and methods of remapping column addresses in the memory devices
JP2007157234A (ja) メモリシステム
JP2007094921A (ja) メモリカードとその制御方法
US9093178B1 (en) Integrated circuit with programmable storage cell array and boot-up operation method thereof
JP5283989B2 (ja) メモリシステム及びメモリアクセス方法
US10937495B2 (en) Resistive memory apparatus and method for writing data thereof
CN114203251A (zh) 存储器装置的控制方法
JP2005216455A (ja) 不揮発性半導体メモリ
KR20080019115A (ko) 플래시 메모리 장치
KR20000029264A (ko) 불휘발성 반도체 메모리 디바이스용 기록 장치
US9015463B2 (en) Memory device, memory system including a non-volatile memory configured to output a repair data in response to an initialization signal
US8953375B2 (en) Semiconductor memory device and operation method thereof
CN114743574A (zh) Dbi电路及包括dbi电路的存储器装置
US10607694B2 (en) Memory system including memory device and memory controller, and operation method thereof
JP2013122800A (ja) メモリ装置
CN113495674B (zh) 读写方法及存储器装置
JP4679521B2 (ja) 半導体記憶装置、書き換え処理方法およびプログラム
CN113421607B (zh) 一种闪存的校验修复方法、装置和电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination