CN114172519A - 一种低功耗高分辨率的连续时间的Sigma-Delta调制器 - Google Patents
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Abstract
本发明公开了一种低功耗高分辨率的连续时间的Sigma‑Delta调制器，系统架构设计采用了3阶的CIFF‑B结构，在CIFF和CIFB架构的基础上更好地平衡了功耗和性能；积分器中运放的设计采用了工作在1.2V电源电压下的两级Class AB结构加上低功耗的有限低频增益补偿方案，满足了系统分辨率和线性度的要求，很好地控制了功耗；反馈DAC之前加入了FIR滤波器，能够更好地抑制时钟抖动对系统性能的恶化，也能够通过抑制反馈波形的高频变化从而减小对运算放大器的指标要求，增加系统的线性度，且反馈波形由常见的NRZ波形更改为RZ波形，避免ISI的影响。本方案带来的额外功耗也很小，有利于系统功耗的降低。
Description
技术领域
本发明属于集成电路设计领域，具体涉及一种低功耗高分辨率的连续时间Sigma-Delta调制器(Continuous-Time Sigma-Delta Modulator,CTSDM)。
背景技术
模数转换器(Analog-to-Digital Converter,ADC)能够将连续的模拟信号转换为离散的数字信号，作为高端通用芯片的一大组成部分，低功耗、高分辨率的ADC一直是模拟集成电路领域里的研究热点，应用非常广泛。而通过采用噪声整形技术和过采样技术，将带内的量化噪声转移到带外，再通过数字滤波器将带外的噪声滤除，Sigma-Delta ADC可以获得很高的信噪失真比(Signal-to-Noise-and-Distortion Ratio,SNDR)，适用于对分辨率要求很高的场景中。此外，随着电子设备尺寸趋于小型化，对于ADC的低功耗需求也越来越强烈。
从采样模块的位置区分，Sigma-Delta调制器可以分为两种结构：离散时间型和连续时间型。相对于离散时间型Sigma-Delta ADC，由于连续时间Sigma-Delta ADC架构本身自带的抗混叠特性和低功耗特性，以及因其阻性输入而具备的易于驱动的特性，近年来连续时间的Sigma-Delta ADC在编解码领域逐渐成为非常热门的应用方案。
以三阶系统为例，现有的Sigma-Delta调制器大致分为两种架构，分别为积分器级联反馈架构(Cascade of Integrators Feedback，CIFB)、积分器级联前馈架构(Cascadeof Integrators with Feedforward,CIFF)。反馈架构的优势是其信号传输函数具有低通特性，对带外的干扰抑制能力更强，但增加了积分器的输出信号幅度，从而对运算放大器的要求较高；前馈架构的优势是各个积分器仅处理噪声，故积分器的输出摆幅较小，对积分器中运放的要求较低，从而维持功耗较低，但其对输入信号带外分量的抑制效果不如CIFB架构。所以一种融合了这两种架构优势的新架构近年来得到了更多的关注，即积分器级联前馈和反馈架构(cascade of integrators feedforward and feedback,CIFF-B)，这种架构主要有两个优点：一是信号传输函数在高频下的滚降为1/s2，意味着高频处对带外干扰的抑制效果要优于CIFF架构，处于CIFB(高频下的滚降为1/s3)和CIFF(高频下的滚降为1/s)架构之间；二是由于前馈路径的存在，第一个积分器的输出几乎没有信号，这意味着它在信号带宽内的增益非常大，所以当折合到调制器的输入端时，环路滤波器剩余部分的非理想性将被极大抑制，类似CIFF架构。所以这种架构实际上结合了CIFB和CIFF两种架构的优势，在这种架构中，第三级积分器同时也复用为一个模拟加法器，有利于低功耗设计。
然而，为高性能应用设计CTSDM，同时保持低功耗是非常具有挑战性的。为了满足分辨率和线性度的要求，通常需要较大的功耗。首先，运算放大器(Operationalamplifier,OTA)的设计需要考虑增益和带宽之间的折衷，而过采样率(Over SamplingRate,OSR)与调制器的分辨率正相关，因此过采样率的增加将导致功耗的大幅度增加。我们可以牺牲直流增益来换取高带宽和低功耗，但低直流增益不仅会影响积分器振幅随频率的变化，还会恶化相位响应，所以需要寻找一种低频直流增益的低功耗补偿方案。其次，CTSDM中的反馈数模转换器(Digital-to-Analog Converter,DAC)也是整个调制器分辨率和线性度的限制因素。在对线性度要求更高的应用中，单比特量化调制器更合适，因为它比多比特量化调制器具有更高的固有线性度、更小的功耗和面积。但为了实现相同的信噪失真比(SNDR)，单比特量化调制器需要更高的环路滤波器阶数和更高的过采样率。此外，由于便携式设备低功耗的限制使得调制器的输入时钟源的抖动性能较差，这将给单比特量化调制器带来巨大的误差，近年来逐渐出现了一些使用有限冲激响应(Finite-Impulse-Response,FIR)滤波器级联反馈DAC的架构，这种架构被证明能够明显地抑制时钟抖动对CTSDM转换精度的影响，但由于采用了FIR-DAC，使得在同一采样时刻的环路滤波器的输出和采用初始非归零(Non-Return-to-Zero,NRZ)DAC时不同，故需要增加一条补偿路径Fc(z)以弥补这一差异。此外，对于使用NRZ脉冲波形的DAC，时钟上升沿和下降沿的非理想性将导致符号间干扰(Inter Symbol Interference,ISI)，这将影响反馈DAC的线性度，而使用归零(Return-to-Zero,RZ)脉冲反馈可以解决ISI问题，但同时会增加时钟抖动灵敏度。
通常可以使用式(1)表示的FoMSNDR(Figure of Merit)来评估ADC的性能，其中SNDR为信噪失真比，BW为信号带宽，Power为ADC系统功耗，FoMSNDR值越高，表明ADC的性能越优秀。
FoMSNDR＝SNDR+10log10(BW/Power) (1)
从上述论证可以看出，对于连续时间Sigma-Delta调制器而言，如何在保证分辨率的前提下尽可能地降低系统功耗，并且避免由于时钟源的抖动和ISI对CTSDM转换精度的干扰，还需要提供新的思路。
发明内容
本发明目的在于提供一种低功耗高分辨率的连续时间的Sigma-Delta调制器,以解决上述的技术问题。
为解决上述技术问题，本发明的一种低功耗高分辨率的连续时间的Sigma-Delta调制器的具体技术方案如下：
一种低功耗高分辨率的连续时间Sigma-Delta调制器，包括连续时间共模反馈的两级Class AB结构的运算放大器及其有限低频增益补偿跨导级、比较器、主反馈RZ FIR-DAC、补偿路径RZ FIR-DAC、以及基本的电容电阻，所述运算放大器由第一级运算放大器A1、第二级运算放大器A2和第三级运算放大器A3组成，其有限低频增益补偿跨导级分别为gcom1、gcom2、gcom3，所述第一级到第三级运算放大器A1、A2、A3各自构成的积分器依次串联，A3同时复用为模拟加法器；积分电阻R1连接在环路滤波器输入端和第一级运放A1输入端之间，积分电阻R2连接在第二级运放A2输入端和第一级运放A1输出端之间，前馈电阻Rf0连接在环路滤波器输入端和第三级运放A3输入端之间，前馈电阻Rf1连接在第一级运放A1输出端和第三级运放A3输入端之间，前馈电阻Rf2连接在第二级运放A2输出端和第三级运放A3输入端之间；有限低频增益补偿跨导级gcom1输入输出相连并连接到第一级运放A1输入端，有限低频增益补偿跨导级gcom2输入输出相连并连接到第二级运放A2输入端，有限低频增益补偿跨导级gcom3输入输出相连并连接到第三级运放A3输入端；积分电容C1跨接在第一级运放A1输入端和输出端之间，积分电容C2跨接在第二级运放A2输入端和输出端之间，积分电容C3跨接在第三级运放A3输入端和输出端之间；主反馈RZ FIR-DAC连接在CTSDM的输出端和第一级运放A1的输入端之间，补偿路径RZ FIR-DAC连接在ADC的输出端和第三级运放A3的输入端之间。第三级运放A3的输出端连接到比较器COMP的输入端，比较器的输出端连接到主反馈RZ FIR-DAC的输入端和补偿路径RZ FIR-DAC的输入端。
进一步的，一个所述两级Class AB结构的运算放大器由13个PMOS管MP0～MP12和10个NMOS管MN0～MN9构成，其中PMOS管MP0和MP1是差分输入对管，PMOS管MP3～MP8、NMOS管MN2～MN5组成共源共栅结构，PMOS管MP9、MP10和NMOS管MN0、MN1是浮动电压源，NMOS管MN6、MN7是共模反馈管，用于确定输出共模电平，PMOS管MP11、MP12和NMOS管MN8、MN9是Class AB输出级，Cc1、Cc2、Cc3、Cc4是四个相同容值的密勒补偿电容，Cc1连接在PMOS管MP11的漏端和Rz1的右端之间，Cc2连接在NMOS管MN8的漏端和Rz2的右端之间，Cc3连接在PMOS管MP12的漏端和Rz3的右端之间，Cc4连接在NMOS管MN9的漏端和Rz4的右端之间，电阻Rz1、Rz2、Rz3、Rz4是四个相同阻值的调零电阻，用于频率补偿,Rz1连接在PMOS管MP11的栅端和Cc1的左端之间，Rz2连接在NMOS管MN8的栅端和Cc2的左端之间，Rz3连接在PMOS管MP12的栅端和Cc3的左端之间，Rz4连接在NMOS管MN9的栅端和Cc4的左端之间。
进一步的，一个所述有限低频增益补偿跨导级，由3个PMOS管MP13、MP14、MP15和3个NMOS管MN10、MN11、MN12以及4个电阻RD0、RD1、RD2、RD3构成，其中PMOS管MP13和NMOS管MN10提供直流偏置，4个电阻作为源极退化电阻，RD0连接在MP13的漏极和MP14的源极之间，RD1连接在MP13的漏极和MP15的源极之间，RD2连接在MN10的漏极和MN11的源极之间，RD3连接在MN10的漏极和MN12的源极之间，PMOS管MP14和NMOS管MN11、PMOS管MP15和NMOS管MN12构成了差分输入级。
进一步的，所述RZ FIR-DAC采用半数字的方式实现，共由6个D触发器D0、D1、D2、D3、D4、D5，6组开关阵列S0a、S0b、S1a、S1b、S2a、S2b、S3a、S3b、S4a、S4b、S5a、S5b以及6个电阻R3、R4、R5、R6、R7、R8构成，比较器的输出端反馈回的量化电平输入到第一个D触发器D0中，并同时连接到开关S0a后连接到R3的上端，且R3上端同时通过开关S0b连接到Vcm，D0的Q输出端连接到D1的输入端，并同时连接到开关S1a后连接到R4的上端，且R4上端同时通过开关S1b连接到Vcm，D1的Q输出端连接到D2的输入端，并同时连接到开关S2a后连接到R5的上端，且R5上端同时通过开关S2b连接到Vcm，D2的Q输出端连接到D3的输入端，并同时连接到开关S3a后连接到R6的上端，且R6上端同时通过开关S3b连接到Vcm，D3的Q输出端连接到D4的输入端，并同时连接到开关S4a后连接到R7的上端，且R7上端同时通过开关S4b连接到Vcm，D4的Q输出端连接到D5的输入端，并同时连接到开关S5a后连接到R8的上端，且R8上端同时通过开关S5b连接到Vcm，6个电阻R3、R4、R5、R6、R7、R8的下端连接到VOUT输出，开关S0a、S1a、S2a、S3a、S4a、S5a由时钟Ф1控制，开关S0b、S1b、S2b、S3b、S4b、S5b由时钟Ф2控制，时钟Ф1和时钟Ф2是反相时钟；其中，D触发器用于实现一个单位的延时，而电阻用于实现反馈的增益系数，最终实现电流相加。
本发明的一种低功耗高分辨率的连续时间的Sigma-Delta调制器具有以下优点：①系统架构设计采用了3阶的CIFF-B结构，在CIFF和CIFB架构的基础上更好地平衡了功耗和性能；②积分器中运放的设计采用了工作在1.2V电源电压下的两级Class AB结构加上低功耗的有限低频增益补偿方案，不仅满足系统分辨率和线性度的要求，同时也很好地控制了功耗；③反馈DAC之前加入了FIR滤波器，一方面能够更好地抑制时钟抖动对系统性能的恶化，另一方面也能够通过抑制反馈波形的高频变化从而减小对运算放大器的指标要求，增加系统的线性度，且反馈波形由常见的NRZ波形更改为RZ波形，避免ISI的影响。此外，这种方案带来的额外功耗也很小，有利于系统功耗的降低。
附图说明
图1是本发明的连续时间Sigma-Delta调制器的总体电路架构图；
图2是本发明第一级运算放大器电路原理图；
图3是本发明补偿跨导级的电路原理图；
图4是本发明6阶RZ FIR-DAC的电路原理图；
图5(a)是理想RC积分器原理图；
图5(b)是补偿后的积分器原理图；
图6是不同DAC反馈波形之间的比较图；
图7是本发明具体实例的仿真结果的功率谱密度图。
具体实施方式
为了更好地了解本发明的目的、结构及功能，下面结合附图，对本发明一种低功耗高分辨率的连续时间的Sigma-Delta调制器做进一步详细的描述。
本发明的一种低功耗高分辨率的连续时间Sigma-Delta调制器(CTSDM)包括运算放大器及其有限低频增益补偿跨导级、比较器、主反馈RZ FIR-DAC、补偿路径RZ FIR-DAC、以及基本的电容电阻。
所述Sigma-Delta调制器的总体电路架构如图1所示，由三个采用连续时间共模反馈的两级Class AB结构的运算放大器A1、A2、A3，有限低频增益补偿跨导级gcom1、gcom2、gcom3，积分电阻R1、R2，前馈电阻Rf0、Rf1、Rf2，积分电容C1、C2、C3，主反馈RZ FIR-DAC和补偿路径RZFIR-DAC经电路连接构成；其中，由第一级到第三级运算放大器A1、A2、A3各自构成的积分器依次串联，A3同时复用为模拟加法器；积分电阻R1连接在环路滤波器输入端和第一级运放A1输入端之间，积分电阻R2连接在第二级运放A2输入端和第一级运放A1输出端之间，前馈电阻Rf0连接在环路滤波器输入端和第三级运放A3输入端之间，前馈电阻Rf1连接在第一级运放A1输出端和第三级运放A3输入端之间，前馈电阻Rf2连接在第二级运放A2输出端和第三级运放A3输入端之间；有限低频增益补偿跨导级gcom1输入输出相连并连接到第一级运放A1输入端，有限低频增益补偿跨导级gcom2输入输出相连并连接到第二级运放A2输入端，有限低频增益补偿跨导级gcom3输入输出相连并连接到第三级运放A3输入端；积分电容C1跨接在第一级运放A1输入端和输出端之间，积分电容C2跨接在第二级运放A2输入端和输出端之间，积分电容C3跨接在第三级运放A3输入端和输出端之间；主反馈RZ FIR-DAC连接在CTSDM的输出端和第一级运放A1的输入端之间，补偿路径RZ FIR-DAC连接在ADC的输出端和第三级运放A3的输入端之间。第三级运放A3的输出端连接到比较器COMP的输入端，比较器的输出端连接到主反馈RZ FIR-DAC的输入端和补偿路径RZ FIR-DAC的输入端。
如图2所示，所述两级Class AB结构的运算放大器由13个PMOS管MP0～MP12和10个NMOS管MN0～MN9构成，其中PMOS管MP0和MP1是差分输入对管，PMOS管MP3～MP8、NMOS管MN2～MN5组成共源共栅结构，PMOS管MP9、MP10和NMOS管MN0、MN1是浮动电压源，NMOS管MN6、MN7是共模反馈管，用于确定输出共模电平，PMOS管MP11、MP12和NMOS管MN8、MN9是class AB输出级，Cc1、Cc2、Cc3、Cc4是四个相同容值的密勒补偿电容，Cc1连接在PMOS管MP11的漏端和Rz1的右端之间，Cc2连接在NMOS管MN8的漏端和Rz2的右端之间，Cc3连接在PMOS管MP12的漏端和Rz3的右端之间，Cc4连接在NMOS管MN9的漏端和Rz4的右端之间，电阻Rz1、Rz2、Rz3、Rz4是四个相同阻值的调零电阻，用于频率补偿,Rz1连接在PMOS管MP11的栅端和Cc1的左端之间，Rz2连接在NMOS管MN8的栅端和Cc2的左端之间，Rz3连接在PMOS管MP12的栅端和Cc3的左端之间，Rz4连接在NMOS管MN9的栅端和Cc4的左端之间。
如图3所示，所述有限低频增益补偿跨导级，由3个PMOS管MP13、MP14、MP15和3个NMOS管MN10、MN11、MN12以及4个电阻RD0、RD1、RD2、RD3构成，其中PMOS管MP13和NMOS管MN10提供直流偏置，4个电阻作为源极退化电阻，RD0连接在MP13的漏极和MP14的源极之间，RD1连接在MP13的漏极和MP15的源极之间，RD2连接在MN10的漏极和MN11的源极之间，RD3连接在MN10的漏极和MN12的源极之间，用于稳定跨导，PMOS管MP14和NMOS管MN11、PMOS管MP15和NMOS管MN12构成了差分输入级。
如图4所示，所述RZ FIR-DAC采用半数字的方式实现，共由6个D触发器D0、D1、D2、D3、D4、D5，6组开关阵列S0a、S0b、S1a、S1b、S2a、S2b、S3a、S3b、S4a、S4b、S5a、S5b以及6个电阻R3、R4、R5、R6、R7、R8构成，比较器的输出端反馈回的量化电平输入到第一个D触发器D0中，并同时连接到开关S0a后连接到R3的上端，且R3上端同时通过开关S0b连接到Vcm，D0的Q输出端连接到D1的输入端，并同时连接到开关S1a后连接到R4的上端，且R4上端同时通过开关S1b连接到Vcm，D1的Q输出端连接到D2的输入端，并同时连接到开关S2a后连接到R5的上端，且R5上端同时通过开关S2b连接到Vcm，D2的Q输出端连接到D3的输入端，并同时连接到开关S3a后连接到R6的上端，且R6上端同时通过开关S3b连接到Vcm，D3的Q输出端连接到D4的输入端，并同时连接到开关S4a后连接到R7的上端，且R7上端同时通过开关S4b连接到Vcm，D4的Q输出端连接到D5的输入端，并同时连接到开关S5a后连接到R8的上端，且R8上端同时通过开关S5b连接到Vcm，6个电阻R3、R4、R5、R6、R7、R8的下端连接到VOUT输出，开关S0a、S1a、S2a、S3a、S4a、S5a由时钟Ф1控制，开关S0b、S1b、S2b、S3b、S4b、S5b由时钟Ф2控制，时钟Ф1和时钟Ф2是反相时钟。其中，D触发器用于实现一个单位的延时，而电阻用于实现反馈的增益系数，最终实现电流相加。
本发明在系统级上和电路级上都对Sigma-Delta进行了优化设计，本发明的连续时间Sigma-Delta调制器的总体电路架构图如图1所示，首先，考虑到性能和功耗的折衷关系，没有选取相对来说更为常用的CIFF或者CIFB结构，而是使用了CIFF-B架构，相对于CIFF架构而言具有更好的带外分量抑制效果，相对于CIFB架构而言具备更低的功耗。此外，本发明在电路级上，提出了一种结合有限低频增益补偿和时钟抖动及ISI抑制的低功耗解决方案。
理想RC积分器的原理图如图5(a)所示，其传输函数应为：
考虑积分器的非理想性，包括有限跨导gm，有限输出阻抗ro，以及在积分器的输出端的电容Cp。零点一般要大于系统带宽，而寄生电容Cp一般远小于积分电容Cint，故次极点也远大于系统带宽，所以可以假定其为一个单极点系统，极点频率为ωp1＝1gmroRintCint，对带内信号而言，积分器的传输函数变为：
与(2)式相比，可以看出，当s趋于0时，非理想积分器的幅度响应为gmro而非∞，考虑将(3)式转换为时域形式：
从(4)式可以看出，相较于理想的积分器，实际上需要处理的是非理想积分器时域响应中多处来的一项
可以通过向积分器的输入端注入一个符号相反且大小相等的项来矫正这个非理想因素，这就是使用补偿跨导级gcom的原理，补偿后的积分器如图5(b)所示，补偿过后，积分器的传输函数变为：
从(5)式可以看出，补偿后有一个右半平面的零点ωz＝gm/C和两个左半平面的极点ωp1≈(1-gcomRint)/gmroRintCint和ωp2≈gm/Cp，考虑带内的信号，作为一个单极点系统，可以发现当gcom＝1/R时ωp1变为0，而剩下的零点和次极点的频率都远大于系统带宽，意味着使用补偿跨导级后积分器的响应和理想积分器的响应在系统带宽内是几乎一致的，只是在幅度上有一个几乎可以忽略的差别
且没有相移，而且这种补偿方案对补偿跨导级gcom本身的带宽和功耗要求非常低。
在CTDSM中，时钟源的非理想性将严重影响调制器的性能，因为其引入的任何误差都将通过DAC直接出现在输出端，特别是对于单比特量化的CTSDM，它将严重影响调制器的SNDR和线性度。两个最重要的非理想因素是时钟抖动和ISI。时钟抖动是实际时钟源的上升沿或下降沿与理想时钟源之间的随机偏差。对于CTSDM，时钟抖动将导致每个时钟周期中反馈的电荷量发生变化，从而导致积分器的积分结果发生变化，从而恶化SNDR。调制器的时钟抖动灵敏度由反馈路径中使用的DAC脉冲类型决定，降低灵敏度的一个方法是使用FIR-DAC，它首先对调制器的输出码流进行数字滤波，然后完成离散到连续的转换。由于FIR滤波器的高频衰减特性，DAC的输出为多位信号，这提高了对时钟抖动的耐受性。此外，FIR滤波器使DAC的输出更容易跟随输入信号，从而提高调制器的线性度。
至于ISI，它可以认为是调制器反馈的能量随输出比特流的特定模式而变化导致的非理想性，这是由于非理想时钟不匹配的上升沿宽度和下降沿宽度所致。图6显示了非归零(NRZ)和归零(RZ)脉冲的两种不同数据输出模式。从图中可以看出，NRZ脉冲将导致反馈能量与输出模式强相关。在CTSDM中，这将导致谐波失真，从而降低SNDR，对于RZ脉冲，由于上升沿和下降沿发生在一个时钟周期内，因此不会因输出模式的变化而产生额外失真。
在本发明中，信号带宽为24kHz，故选择的CTSDM的采样率为8MHz，带外增益为1.5，通过在每个运算放大器的输入端连接一个有限低频增益补偿跨导级可以极大的缓解运放的指标要求，每个补偿跨导级的取值为每个运放输入端的等效电阻。
第一级运算放大器的架构如图2所示，采用了RC密勒补偿的两级Class AB运算放大器。采用AB类输出能够最大化压摆率，保证线性度，同时也能够使得功耗的利用效率最大化，且由于有限低频增益补偿跨导级的存在，运算放大器在设计时可以更多的牺牲低频增益来增大带宽，同时也便于进行密勒补偿。运算放大器的有源负载使用了共源共栅级，以增大输出阻抗，但由于本发明的电源电压仅有1.2V，设计时需要保证留有一定的裕度。此外，输入管MP0和MP1的尺寸需要适当大一些，以减小1/f噪声的影响，并且增加匹配性。
本发明的低频增益补偿跨导级的电路原理图如图3所示，使用全差分的结构，MP14、MN11的跨导之和以及MP15、MN12的跨导之和需要等于每级运算放大器单个输入端看到的等效电阻，MP13、MN10用于控制静态电流，RD0、RD1、RD2、RD3作为源极退化电阻，以稳定跨导，此外，这些MOS管的长度应该适当大一些，以满足匹配的要求。
本发明的6阶RZ FIR-DAC的电路图如图4所示，这种半数字的实现方式能够保证固有的线性度，因为电阻之间的失配只会改变FIR滤波器的传输函数，而不会导致非线性。主反馈RZ FIR-DAC和补偿路径RZ FIR-DAC均由这种架构实现，区别是他们的反馈系数不同，主反馈RZ FIR-DAC各项系数相等；为了使补偿环路滤波器的输出与添加主反馈RZ FIR-DAC之前的值相同，可以通过计算原始环路滤波器响应和修改的环路滤波器响应之间的差来获得补偿路径RZ FIR-DAC的各项系数。FIR的阶数选择也是折衷考虑，虽然FIR的阶数越高，滤波的效果越好，但是当阶数上升时，反馈信号的幅度和相位延迟都会增大，此外系统的面积和功耗也会增大，从而需要根据实际的需求确定FIR的阶数。其中的开关阵列由两个反相的时钟Ф1和Ф2控制，当Ф2为高时，所有电阻的上端就连接到VCM，当Ф1为高时，根据输出的比特流，反馈电阻的上端会被上拉到VDD或者下拉到VSS，此外，由于使用了RZ脉冲波形，电阻的取值应当为使用NRZ脉冲波形的一半。
前述的各个电路模块即可搭建为本发明的连续时间Sigma-Delta调制器，本发明实例采用UMC 55nm工艺设计，工作于1.2V的电源电压下，在8MHz的采样频率下，最终仿真得到的信噪失真比为98.7dB，如图7所示，而功耗只有144.4μW，达到的FoMSNDR为180.9dB。
上述结果表明，本发明的连续时间Sigma-Delta调制器达到了低功耗、高分辨率的设计需求，能够广泛适用于传感器领域和编解码领域之中。
可以理解，本发明是通过一些实施例进行描述的，本领域技术人员知悉的，在不脱离本发明的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等效替换。另外，在本发明的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明的精神和范围。因此，本发明不受此处所公开的具体实施例的限制，所有落入本申请的权利要求范围内的实施例都属于本发明所保护的范围内。
Claims (4)
1.一种低功耗高分辨率的连续时间Sigma-Delta调制器，包括连续时间共模反馈的两级Class AB结构的运算放大器及其有限低频增益补偿跨导级、比较器、主反馈RZ FIR-DAC、补偿路径RZ FIR-DAC、以及基本的电容电阻，其特征在于，所述运算放大器由第一级运算放大器A1、第二级运算放大器A2和第三级运算放大器A3组成，其有限低频增益补偿跨导级分别为gcom1、gcom2、gcom3，所述第一级到第三级运算放大器A1、A2、A3各自构成的积分器依次串联，A3同时复用为模拟加法器；积分电阻R1连接在环路滤波器输入端和第一级运放A1输入端之间，积分电阻R2连接在第二级运放A2输入端和第一级运放A1输出端之间，前馈电阻Rf0连接在环路滤波器输入端和第三级运放A3输入端之间，前馈电阻Rf1连接在第一级运放A1输出端和第三级运放A3输入端之间，前馈电阻Rf2连接在第二级运放A2输出端和第三级运放A3输入端之间；有限低频增益补偿跨导级gcom1输入输出相连并连接到第一级运放A1输入端，有限低频增益补偿跨导级gcom2输入输出相连并连接到第二级运放A2输入端，有限低频增益补偿跨导级gcom3输入输出相连并连接到第三级运放A3输入端；积分电容C1跨接在第一级运放A1输入端和输出端之间，积分电容C2跨接在第二级运放A2输入端和输出端之间，积分电容C3跨接在第三级运放A3输入端和输出端之间；主反馈RZ FIR-DAC连接在CTSDM的输出端和第一级运放A1的输入端之间，补偿路径RZ FIR-DAC连接在ADC的输出端和第三级运放A3的输入端之间。第三级运放A3的输出端连接到比较器COMP的输入端，比较器的输出端连接到主反馈RZFIR-DAC的输入端和补偿路径RZ FIR-DAC的输入端。
2.根据权利要求1所述的低功耗高分辨率的连续时间Sigma-Delta调制器，其特征在于，一个所述两级Class AB结构的运算放大器由13个PMOS管MP0~MP12和10个NMOS管MN0~MN9构成，其中PMOS管MP0和MP1是差分输入对管，PMOS管MP3~MP8、NMOS管MN2~MN5组成共源共栅结构，PMOS管MP9、MP10和NMOS管MN0、MN1是浮动电压源，NMOS管MN6、MN7是共模反馈管，用于确定输出共模电平，PMOS管MP11、MP12和NMOS管MN8、MN9是Class AB输出级，Cc1、Cc2、Cc3、Cc4是四个相同容值的密勒补偿电容，Cc1连接在PMOS管MP11的漏端和Rz1的右端之间，Cc2连接在NMOS管MN8的漏端和Rz2的右端之间，Cc3连接在PMOS管MP12的漏端和Rz3的右端之间，Cc4连接在NMOS管MN9的漏端和Rz4的右端之间，电阻Rz1、Rz2、Rz3、Rz4是四个相同阻值的调零电阻，用于频率补偿,Rz1连接在PMOS管MP11的栅端和Cc1的左端之间，Rz2连接在NMOS管MN8的栅端和Cc2的左端之间，Rz3连接在PMOS管MP12的栅端和Cc3的左端之间，Rz4连接在NMOS管MN9的栅端和Cc4的左端之间。
3.根据权利要求1所述的低功耗高分辨率的连续时间Sigma-Delta调制器，其特征在于，一个所述有限低频增益补偿跨导级，由3个PMOS管MP13、MP14、MP15和3个NMOS管MN10、MN11、MN12以及4个电阻RD0、RD1、RD2、RD3构成，其中PMOS管MP13和NMOS管MN10提供直流偏置，4个电阻作为源极退化电阻，RD0连接在MP13的漏极和MP14的源极之间，RD1连接在MP13的漏极和MP15的源极之间，RD2连接在MN10的漏极和MN11的源极之间，RD3连接在MN10的漏极和MN12的源极之间， PMOS管MP14和NMOS管MN11、PMOS管MP15和NMOS管MN12构成了差分输入级。
4.根据权利要求1所述的低功耗高分辨率的连续时间Sigma-Delta调制器，其特征在于，所述RZ FIR-DAC采用半数字的方式实现，共由6个D触发器D0、D1、D2、D3、D4、D5，6组开关阵列S0a、S0b、S1a、S1b、S2a、S2b、S3a、S3b、S4a、S4b、S5a、S5b以及6个电阻R3、R4、R5、R6、R7、R8构成，比较器的输出端反馈回的量化电平输入到第一个D触发器D0中，并同时连接到开关S0a后连接到R3的上端，且R3上端同时通过开关S0b连接到Vcm，D0的Q输出端连接到D1的输入端，并同时连接到开关S1a后连接到R4的上端，且R4上端同时通过开关S1b连接到Vcm，D1的Q输出端连接到D2的输入端，并同时连接到开关S2a后连接到R5的上端，且R5上端同时通过开关S2b连接到Vcm，D2的Q输出端连接到D3的输入端，并同时连接到开关S3a后连接到R6的上端，且R6上端同时通过开关S3b连接到Vcm，D3的Q输出端连接到D4的输入端，并同时连接到开关S4a后连接到R7的上端，且R7上端同时通过开关S4b连接到Vcm，D4的Q输出端连接到D5的输入端，并同时连接到开关S5a后连接到R8的上端，且R8上端同时通过开关S5b连接到Vcm，6个电阻R3、R4、R5、R6、R7、R8的下端连接到VOUT输出，开关S0a、S1a、S2a、S3a、S4a、S5a由时钟Ф1控制，开关S0b、S1b、S2b、S3b、S4b、S5b由时钟Ф2控制，时钟Ф1和时钟Ф2是反相时钟；其中，D触发器用于实现一个单位的延时，而电阻用于实现反馈的增益系数，最终实现电流相加。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101404503A (zh) * | 2007-10-04 | 2009-04-08 | 联发科技股份有限公司 | 连续时间∑-△调制器及其补偿环路延迟的方法 |
| CN101882931A (zh) * | 2009-05-08 | 2010-11-10 | 索尼公司 | Δς调制器 |
| CN102714503A (zh) * | 2011-01-20 | 2012-10-03 | 联发科技（新加坡）私人有限公司 | 具有加强的抗噪音功能的连续时钟过采样转换器 |
| TW201412012A (zh) * | 2012-08-29 | 2014-03-16 | Taiwan Semiconductor Mfg | 用於放大一數位輸入訊號以產生一類比輸出訊號之系統及方法 |
| US10491237B1 (en) * | 2018-06-14 | 2019-11-26 | Korea University Research And Business Foundation | Continuous-time delta-sigma modulator |
| US10998917B1 (en) * | 2020-07-14 | 2021-05-04 | Nxp B.V. | Sigma-delta analog-to-digital converter |
-
2021
- 2021-12-07 CN CN202111487945.7A patent/CN114172519B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101404503A (zh) * | 2007-10-04 | 2009-04-08 | 联发科技股份有限公司 | 连续时间∑-△调制器及其补偿环路延迟的方法 |
| CN101882931A (zh) * | 2009-05-08 | 2010-11-10 | 索尼公司 | Δς调制器 |
| CN102714503A (zh) * | 2011-01-20 | 2012-10-03 | 联发科技（新加坡）私人有限公司 | 具有加强的抗噪音功能的连续时钟过采样转换器 |
| TW201412012A (zh) * | 2012-08-29 | 2014-03-16 | Taiwan Semiconductor Mfg | 用於放大一數位輸入訊號以產生一類比輸出訊號之系統及方法 |
| US10491237B1 (en) * | 2018-06-14 | 2019-11-26 | Korea University Research And Business Foundation | Continuous-time delta-sigma modulator |
| US10998917B1 (en) * | 2020-07-14 | 2021-05-04 | Nxp B.V. | Sigma-delta analog-to-digital converter |
Non-Patent Citations (3)
| Title |
|---|
| XIAOFEI CHEN; YUBIN ZHAO; YUXIANG TANG; SHUANGXI LIN: "A 1.65-V 176-μW 104-dB Continuous Time Delta-Sigma Modulator for Sensor Applications", 2019 6TH INTERNATIONAL CONFERENCE ON ELECTRICAL AND ELECTRONICS ENGINEERING (ICEEE), 12 August 2019 (2019-08-12) * |
| 袁剑涛: "低功耗高分辨率的连续时间Sigma-Delta调制器的研究与设计", 中国优秀硕士论文电子期刊网, 15 February 2023 (2023-02-15) * |
| 赵玉彬: "面向压力传感器应用的低功耗高精度连续时间Sigma-Delta调制器", 中国优秀硕士论文电子期刊网, 15 June 2019 (2019-06-15) * |
Also Published As
| Publication number | Publication date |
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