CN114171410A - 扇出式堆叠芯片的封装方法及封装结构 - Google Patents
扇出式堆叠芯片的封装方法及封装结构 Download PDFInfo
- Publication number
- CN114171410A CN114171410A CN202111495868.XA CN202111495868A CN114171410A CN 114171410 A CN114171410 A CN 114171410A CN 202111495868 A CN202111495868 A CN 202111495868A CN 114171410 A CN114171410 A CN 114171410A
- Authority
- CN
- China
- Prior art keywords
- chip
- conductive
- layer
- forming
- dummy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 76
- 238000000034 method Methods 0.000 title claims abstract description 48
- 239000004033 plastic Substances 0.000 claims abstract description 41
- 229920003023 plastic Polymers 0.000 claims abstract description 41
- 238000002161 passivation Methods 0.000 claims description 44
- 229910052751 metal Inorganic materials 0.000 claims description 43
- 239000002184 metal Substances 0.000 claims description 43
- 239000000853 adhesive Substances 0.000 claims description 25
- 230000001070 adhesive effect Effects 0.000 claims description 25
- 238000000465 moulding Methods 0.000 claims description 23
- 150000001875 compounds Chemical class 0.000 claims description 10
- 239000003292 glue Substances 0.000 claims description 10
- 229910000679 solder Inorganic materials 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 15
- 238000005516 engineering process Methods 0.000 abstract description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 235000012431 wafers Nutrition 0.000 description 34
- 239000000463 material Substances 0.000 description 14
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000000926 separation method Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000007769 metal material Substances 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 238000009713 electroplating Methods 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229920002577 polybenzoxazole Polymers 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 238000012858 packaging process Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000000712 assembly Effects 0.000 description 2
- 238000000429 assembly Methods 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000002207 thermal evaporation Methods 0.000 description 2
- 239000002313 adhesive film Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02379—Fan-out arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02381—Side view
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
本发明提供一种扇出式堆叠芯片的封装方法及封装结构，该方法包括：将第一芯片固定在假片上的槽体内，第一芯片设置有导电通孔；将第二芯片与第一芯片进行混合键合，第二芯片在假片上的正投影与假片重合；将假片与第二芯片分离，并在第二芯片朝向第一芯片的表面、以及在第一芯片的外侧形成多个导电凸柱；在第一芯片背离第二芯片的表面形成导电凸块，导电凸块与导电通孔相对应；形成包裹第一芯片、第二芯片、导电凸柱和导电凸块的塑封层；在塑封层背离第二芯片的表面形成重布线层。本发明通过晶圆扩展技术进行晶圆级混合键合，实现高密度互连的同时提高生产效率，通过导电通孔、导电凸柱、导电凸块及重布线层替代基板互连，进一步降低了封装高度。
Description
技术领域
本发明属于半导体封装技术领域，具体涉及一种扇出式堆叠芯片的封装方法及封装结构。
背景技术
电子产品的体积越来越小，功能越来越强。随之需要半导体封装更加轻薄，互连密度更高。传统的封装无法满足未来的需求。图1为典型的传统多层芯片封装结构，芯片1，2通过贴片膜3，4垂直堆叠在基板6上，芯片1，2通过金线5与基板6形成连接。芯片1，2和金线5通过塑封料7保护。整个封装通过焊球8与外界进行连接。在目前的封装中，由于金线成型的高度限制，以及塑封料到金线保护距离限制，塑封料到芯片2表面的高度受到严格限制，无法持续降低。同时基板工艺由于材料限制以及基板强度的限制，超薄基板的生产难度极大，这些都限制了传统封装在超薄多层封装中的应用。而且不管是传统打线连接，还是倒转焊连接，焊盘间距都在30um以上，持续缩小的难度极大。
针对上述问题，有必要提出一种设计合理且可以有效解决上述问题的一种扇出式堆叠芯片的封装方法及封装结构。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提供一种扇出式堆叠芯片封装结构及封装方法。
本发明的一方面提供一种扇出式堆叠芯片的封装方法，所述方法包括：
将第一芯片固定在假片上的槽体内，所述第一芯片设置有多个导电通孔；
将第二芯片与所述第一芯片进行混合键合，所述第二芯片在所述假片上的正投影与所述假片重合；
将所述假片与所述第二芯片分离，并在所述第二芯片朝向所述第一芯片的表面、以及在所述第一芯片的外侧形成多个导电凸柱；
在所述第一芯片背离所述第二芯片的表面形成多个导电凸块，所述导电凸块与所述导电通孔相对应；
形成塑封层，所述塑封层包裹所述第一芯片、所述第二芯片、所述多个导电凸柱和所述多个导电凸块；
在所述塑封层背离所述第二芯片的表面形成重布线层，其中，所述重布线层通过所述导电凸柱和所述导电通孔与所述第一芯片电连接，所述重布线层通过所述导电凸柱与所述第二芯片电连接。
可选的，所述第一芯片朝向所述第二芯片的表面设置有第一钝化层和第一金属焊盘，所述第二芯片朝向所述第一芯片的表面设置有第二钝化层和第二金属焊盘；
所述将第二芯片与所述第一芯片进行混合键合，包括：
将所述第一芯片的第一钝化层与所述第二芯片的所述第二钝化层键合；以及，
将所述第一芯片的第一金属焊盘与所述第二芯片的所述第二金属焊盘键合。
可选的，所述将第二芯片与所述第一芯片进行混合键合之前，所述方法还包括：
在所述假片和所述第一芯片的表面形成粘合胶，并使得部分所述粘合胶填充至所述假片和所述第一芯片之间的缝隙中；
将所述第一芯片的表面的粘合胶完全去除，同时保留部分所述假片表面的粘合胶，以露出所述第一芯片的所述第一钝化层和所述第一金属焊盘。
可选的，所述将所述假片与所述第二芯片分离之前，所述方法还包括：
将键合后的所述第一芯片和所述假片进行减薄，露出所述第一芯片的导电通孔。
可选的，所述形成所述塑封层，包括：
将所述第二芯片背离所述第一芯片的表面固定到临时载板上，之后形成所述塑封层。
可选的，所述在所述第一芯片和所述塑封层背离所述第二芯片的表面形成重布线层之前，所述方法还包括：
将所述塑封层背离所述第二芯片的一侧进行减薄，以露出所述多个导电凸块和所述多个导电凸柱。
可选的，所述在所述塑封层背离所述第二芯片的表面形成重布线层，包括：
在所述塑封层背离所述第二芯片的表面、所述多个导电凸柱以及所述多个导电凸块的表面形成介电层；
图形化所述介电层，在所述图形化后的介电层上形成重布线层。
可选的，所述在所述塑封层背离所述第二芯片的表面形成重布线层之后，所述方法还包括：
将所述第二芯片和所述塑封层与所述临时载板分离；
在所述重布线层上形成多个焊球。
本发明的另一方面提供一种扇出式堆叠芯片的封装结构，所述封装结构包括第一芯片、第二芯片、多个导电凸柱、多个导电凸块、混合键合结构、塑封层和重布线层；
所述第一芯片设置有多个导电通孔；
所述第二芯片通过所述混合键和结构堆叠设置在所述第一芯片上；
所述多个导电凸柱设置在所述第二芯片朝向所述第一芯片的表面，并且设置在所述第一芯片的外侧；
所述多个导电凸块设置在所述第一芯片背离所述第二芯片的表面，且与所述多个导电通孔相对应；
塑封层包裹所述第一芯片、第二芯片、所述多个导电凸柱和多个导电凸块；
所述重布线层设置在所述第一芯片和所述塑封层背离所述第二芯片的表面，其中，所述重布线层通过所述导电凸柱和所述导电通孔与所述第一芯片电连接，所述重布线层通过所述导电凸柱与所述第二芯片电连接。
可选的，所述混合键合结构包括设置在所述第一芯片朝向所述第二芯片的表面的第一钝化层和第一金属焊盘、以及设置在所述第二芯片朝向所述第一芯片的表面的第二钝化层和第二金属焊盘；
所述第一钝化层和所述第二钝化层键合连接，所述第一金属焊盘和所述第二金属焊盘键合连接。
本发明提供的扇出式堆叠芯片的封装方法及封装结构，本封装方法将第一芯片固定在假片上的槽体内，通过假片将两种不同尺寸的第一芯片和第二芯片调整为同一尺寸，然后将第一芯片和第二芯片进行晶圆级混合键合，通过晶圆扩展技术进行晶圆级混合键合，实现高密度互连的同时提高生产效率。
本发明将假片与第二芯片分离，并在第二芯片上朝向第一芯片的表面，以及在第一芯片的外侧形成多个导电凸柱，通过多个导电凸柱将第二芯片的部分信号引出；在第一芯片背离第二芯片的表面形成多个导电凸块，导电凸块与第一芯片上的导电通孔相对应；在塑封层背离第二芯片的表面形成重布线层，通过导电通孔、导电凸块、导电凸柱和扇出式重布线层替代传统的基板互连，进一步降低了封装尺寸。
本发明中由于第一芯片与第二芯片之间采用直接晶圆键合，键合后厚度与芯片本体厚度相同，最大程度的降低了封装高度，本封装方法实现了超薄的多层高密度堆叠封装。
附图说明
图1为现有技术典型的传统多层芯片封装结构的结构示意图；
图2本发明另一实施例的一种扇出式堆叠芯片的封装方法流程示意图；
图3～图16为本发明另一实施例的一种扇出式堆叠芯片的封装工艺示意图。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
如图2所示，本发明的一方面提供一种扇出式堆叠芯片的封装方法S100，该封装方法S100包括：
S110、将第一芯片固定在假片上的槽体内，所述第一芯片设置有多个导电通孔。
具体地，如图1所示，将第一芯片110的第一表面通过贴片胶121固定在假片120上的槽体内，其中，第一芯片110的第二表面凸出于假片120的表面。第一芯片110设置有多个导电通孔130，多个导电通孔130可以等间隔分布，其中导电通孔可以为硅通孔。采用硅通孔技术实现硅通孔的垂直电气互连，降低了封装高度。
如图3所示，第一芯片110的第二表面设置有第一钝化层111和第一金属焊盘112，在本实施例中，第一钝化层111的材料可以为二氧化硅钝化层或者氮化硅层，也可以时其他可以起到钝化作用的材料，本实施例不做具体限定。在本实施例中，第一金属焊盘112的材料为金属铜，也可以是其他的金属材料，本实施例不做具体限定。
S120、将第二芯片与所述第一芯片进行混合键合，所述第二芯片在所述假片上的正投影与所述假片重合。
示例性的，所述将第二芯片与所述第一芯片进行混合键合之前，所述方法还包括：
首先，在所述假片和所述第一芯片的表面形成粘合胶，并使得部分所述粘合胶填充至所述假片和所述第一芯片之间的缝隙中。
具体地，具体地，如图4所示，在假片120和第一芯片110的第二表面形成粘合胶122，并使得部分粘合胶121填充至假片120和第一芯片110之间的缝隙中，将第一芯片110完全固定在假片120的槽体内。因为第一芯片110的第二表面凸出于假片120的表面，所以假片120上的粘合胶122要比第一芯片110第二一表面上的粘合胶122要厚，这样在第一芯片110与第二芯片140进行混合键合时，第二芯片140可以粘贴在假片120上。
其次，将所述第一芯片表面的粘合胶完全去除，同时保留部分所述假片表面的粘合胶，以露出所述第一芯片的所述第一钝化层和所述第一金属焊盘。
具体地，如图5所示，可以对第一芯片110的第二表面的粘合胶121进行表面研磨抛光和化学清洁处理，将第一芯片110第一表面的粘合胶122完全去除，同时保留部分假片120表面的粘合胶122，露出第一芯片110的第一钝化层111和第一金属焊盘112。部分假片120表面的粘合胶122，可以将假片120固定在第二芯片140上。
具体地，如图6所示，第一芯片110朝向第二芯片140的表面设置有第一钝化层111和第一金属焊盘112。第二芯片140朝向第一芯片110的表面设置有第二钝化层141和第二金属焊盘142。
示例性的，所述将第二芯片与所述第一芯片进行混合键合，包括：
首先，将所述第一芯片的第一钝化层与所述第二芯片的所述第二钝化层键合。
具体地，如图6所示，将第一芯片110的第一钝化层111与第二芯片140的第二钝化层141键合。其中，在本实施例中，第一钝化层111与第二钝化层141均可以为二氧化硅层或者氮化硅层，也可以是其他可以起到钝化作用的材料，本实施例不做具体限定。先将第一钝化层111与第二钝化层141对准，通过高温压合作用，将第一钝化层111与第二钝化层141进行连接。
其次，将所述第一芯片的第一金属焊盘与所述第二芯片的所述第二金属焊盘键合。
具体地，如图6所示，将第一芯片110的第一金属焊盘112与第二芯片140的第二金属焊盘142键合。在本实施例中，第一金属焊盘112和第二金属焊盘142的材料为金属铜，也可以是其他的金属材料，本实施例不做具体限定。第一金属焊盘112与第二金属焊盘152对准，通过高温压合作用，利用铜受热膨胀实现连接。
本发明中，由于第一芯片与第二芯片之间采用直接晶圆键合，键合后厚度与芯片本体厚度相同，最大程度的降低了封装高度。
如图6所示，第二芯片140在假片120上的正投影与假片120重合，也就是说，第二芯片140的尺寸与假片120的尺寸一致。采用假片将两种不同尺寸的第一芯片和第二芯片调整为同一尺寸，通过晶圆扩展技术进行晶圆级混合键合，实现高密度互连的同时提高生产效率。
S130、将所述假片与所述第二芯片分离，并在所述第二芯片朝向所述第一芯片的表面、以及在所述第一芯片的外侧形成多个导电凸柱。
示例性的，所述将所述假片与所述第二芯片分离之前，所述方法还包括：
将键合后的所述第一芯片和所述假片进行减薄，露出所述第一芯片的导电通孔。
具体地，如图7所示，将键合后的第一芯片110和假片120的背离第二芯片140的一侧进行减薄，露出第一芯片110上的导电通孔130，也就是硅通孔。其中，减薄后第一芯片110和假片120的残留厚度为40um以下。通过对第一芯片110和假片120的背离第二芯片140的一侧进行减薄，露出导电通孔130以实现电气连接，通过导电凸柱替代传统的基板互连，进一步降低了封装尺寸。
如图8所示，对第一芯片110和假片120进行激光或者紫外光照射，光波根据粘合胶122的特性决定，在光波能量作用下，粘合胶122失去粘性，这样，如图9所示，假片120从第二芯片140上脱离，也就是第二芯片140与假片120分离，留下混合键合的第一芯片110和第二芯片140。需要说明的是，将第二芯片140与假片120分离也可以采用其他的方法，本实施例不做具体限定。
如图10所示，第二芯片140与假片120分离后，在第二芯片140朝向第一芯片110的表面、以及第一芯片110的外侧通过电镀等工艺形成多个导电凸柱150。也就是说，多个导电凸柱150位于第二芯片140与假片120分离之前的假片120处的位置。多个导电凸柱150电镀在第二金属焊盘142上。采用多个导电凸柱150可以将第二芯片140的部分信号引出。相对于基板互连，采用导电凸柱实现垂直电气互连，降低了封装高度。
在本实施例中，导电凸柱150为金属铜柱，也可以根据需要选择其他的金属材料。
S140、在所述第一芯片背离所述第二芯片的表面形成多个导电凸块，所述导电凸块与所述导电通孔相对应。
具体地，如图10所示，在第二焊盘142上电镀完多个导电凸柱150后，在第一芯片110背离第二芯片140的表面通过电镀等工艺形成多个导电凸块113，多个导电凸块113与多个导电通孔130相对应，通过电镀多个导电凸块113可以更好的将第一芯片110的信号引出。通过导电凸块替代传统的基板互连，进一步降低了封装尺寸。
S150、形成塑封层，所述塑封层包裹所述第一芯片、所述第二芯片、所述多个导电凸柱和所述多个导电凸块。
具体地，以上的封装步骤是对多个第一芯片110、多个假片120和多个第二芯片140同时进行封装，在电镀形成多个导电凸柱150和多个导电凸块113后，需要将多个芯片组合体进行切割，形成如图11所示的多个独立芯片组合体，然后进行以下封装步骤。
如图11所示，在形成多个导电凸柱150和多个导电凸块113后，将第二芯片140背离第一芯片110的表面通过临时键合胶固定到临时载板161上，也就是以第二芯片140的背面为接触面，按照最终封装尺寸，逐个贴合到带有临时键合胶的临时载板161上。如图12所示，使用塑封料对第一芯片110、第二芯片140、多个导电凸柱150和多个导电凸块113进行塑封，形成塑封层160。塑封层160对第一芯片110、第二芯片140、多个导电凸柱150和多个导电凸块113起到保护作用。塑封方法可以是膜层真空压合或传统塑封工艺，本实施例不做具体限定。
S160、在所述塑封层背离所述第二芯片的表面形成重布线层，其中，所述重布线层通过所述导电凸柱和所述导电通孔与所述第一芯片电连接，所述重布线层通过所述导电凸柱与所述第二芯片电连接。
示例性的，所述在所述第一芯片和所述塑封层背离所述第二芯片的表面形成重布线层之前，所述方法还包括：
将所述塑封层背离所述第二芯片的一侧进行减薄，以露出所述多个导电凸块和所述多个导电凸柱。
具体地，如图13所示，将塑封层160背离第二芯片140的一侧通过研磨将塑封层160进行减薄，将多个导电凸块113的表面和多个导电凸柱150的表面暴漏在塑封层160的表面。
所述在所述塑封层背离所述第二芯片的表面形成重布线层，包括：
首先，在所述塑封层背离所述第二芯片的表面、所述多个导电凸柱以及所述多个导电凸块表面形成介电层。
具体地，如图14所示，在塑封层160背离第二芯片140的表面、多个导电凸柱150和多个导电凸块113的表面涂敷介电层170，介电层170的材料可以为聚酰亚胺(PI)、聚苯并噁唑(PBO)等，涂敷方法通常为晶圆旋涂，本实施例不做具体限定。
其次，图形化所述介电层，在所述图形化后的介电层上形成重布线层。
具体的，如图14所示，通过光刻工艺将介电层170图形化，在图形化后的介电层170上形成重布线层180。重布线层180通过导电通孔130和导电凸块113与第一芯片110电连接，重布线层180通过导电凸柱150与第二芯片140电连接。形成重布线层180方法可以为电镀、溅射、热蒸发、等离子体增强化学气相沉积、低压化学气相沉积、大气压化学气相沉积或电子回旋谐振化学气相沉积等工艺，本实施例不做具体限定。重布线层180的材料可以为金属钛和金属铜，对于重布线层190的材料本实施例不做限定。
通过扇出式重布线技术替代传统的基板互连，进一步降低了封装尺寸。
示例性的，所述在所述塑封层背离所述第二芯片的表面形成重布线层之后，所述方法还包括：
首先，将所述第二芯片和所述塑封层与所述临时载板分离。
具体地，如图15所示，将第二芯片140和塑封层160与临时载板143分离，也就是去除临时载板143，分离方法可以采用热分离，激光分离，紫外光分离，机械分离等方法，此等方法均为目前常用的临时键合分离方法，对于分离方法本实施例不做具体限定，可根据实际需要进行选择。
其次，在所述重布线层上形成多个焊球。
具体地，如图16所示，通过光刻工艺将重布线层180图形化，在图形化后的重布线层180进行植球形成多个焊球190，通过焊球190与外界电连接。
本发明提供的扇出式堆叠芯片的封装方法及封装结构，本封装方法将第一芯片固定在假片上的槽体内，通过假片将两种不同尺寸的第一芯片和第二芯片调整为同一尺寸，然后将第一芯片和第二芯片进行晶圆级混合键合，通过晶圆扩展技术进行晶圆级混合键合，实现高密度互连的同时提高生产效率。
本发明将假片与第二芯片分离，并在第二芯片上朝向第一芯片的表面，以及在第一芯片的外侧形成多个导电凸柱，通过多个导电凸柱将第二芯片的部分信号引出；在第一芯片背离第二芯片的表面形成多个导电凸块，导电凸块与第一芯片上的导电通孔相对应；在塑封层背离第二芯片的表面形成重布线层，通过导电通孔、导电凸块、导电凸柱和扇出式重布线层替代传统的基板互连，进一步降低了封装尺寸。
本发明中由于第一芯片与第二芯片之间采用直接晶圆键合，键合后厚度与芯片本体厚度相同，最大程度的降低了封装高度，本封装方法实现了超薄的多层高密度堆叠封装。
如图16所示，本发明的另一方面提供一种扇出式堆叠芯片封装结构100，封装结构100包括第一芯片110、第二芯片140、多个导电凸柱150、多个导电凸块113、混合键合结构(图中未标出)、塑封层160和重布线层180。
第一芯片110设置有多个导电通孔130。多个导电通孔130可以等间隔分布，其中导电通孔可以为硅通孔。采用硅通孔技术实现硅通孔的垂直电气互连，降低了封装高度。
第二芯片140通过所述混合键和结构堆叠设置在第一芯片110上。由于第二芯片140与第一芯片110之间采用直接晶圆键合，键合后厚度与芯片本体厚度相同，最大程度的降低了封装高度。
多个导电凸柱150设置在第二芯片140朝向第一芯片110的一侧，并且设置在第一芯片110的外侧。采用导电凸柱150可以将第二芯片140的信号引出，且通过导电凸柱150替代传统的基板互连，进一步降低了封装高度。
多个导电凸块113设置在第一芯片110背离第二芯片140的表面，且与多个导电通孔130相对应，采用导电凸块113可以更好的将第一芯片110的信号引出。通过导电凸块替代传统的基板互连，进一步降低了封装尺寸。
塑封层160包裹第一芯片110、第二芯片140、多个导电凸柱150和多个导电凸块113。塑封层160对第一芯片110、第二芯片140、多个导电凸柱150和多个导电凸块113起到保护作用。塑封方法可以是膜层真空压合或传统塑封工艺，本实施例不做具体限定。
重布线层190设置在第一芯片110和塑封层160背离第二芯片140的表面，其中，重布线层180通过导电凸柱150和导电通孔130与第一芯片110电连接，重布线层180通过导电凸柱150与第二芯片140电连接。通过扇出式重布线技术替代传统的基板互连，进一步降低了封装尺寸。形成重布线层180方法可以为电镀、溅射、热蒸发、等离子体增强化学气相沉积、低压化学气相沉积、大气压化学气相沉积或电子回旋谐振化学气相沉积等工艺，本实施例不做具体限定。重布线层180的材料可以为金属钛和金属铜，对于重布线层180的材料本实施例不做限定。
示例性的，如图16所示，混合键合结构包括设置在第一芯片110朝向第二芯片140的表面的第一钝化层111和第一金属焊盘112、以及设置在第二芯片140朝向第一芯片110的表面的第二钝化层141和第二金属焊盘142，第一钝化层111和第二钝化层141键合连接，第一金属焊盘112和第二金属焊盘142键合连接。
示例性的，如图16所示，封装结构100还包括介电层170和焊球190，介电层170设置在塑封层160和第一芯片110背离第二芯片140的表面，也就是说，在塑封层160的表面、多个导电凸柱150的表面和多个导电凸块113的表面设置有介电层170。介电层170上设置有重布线层180，焊球190设置在重布线层180上。封装结构通过焊球190与外界电连接。
需要说明的是，在本实施例中，第一钝化层111与第二钝化层141均可以为二氧化硅层，也可以时其他可以起到钝化作用的材料。第一金属焊盘112和第二金属焊盘142的材料为金属铜，也可以是其他的金属材料，本实施例不做具体限定。介电层170的材料可以为聚酰亚胺(PI)、聚苯并噁唑(PBO)等，涂敷方法通常为晶圆旋涂，本实施例不做具体限定。重布线层190的材料可以是金属钛和铜，也可以是其他的金属材料，本实施例不做具体限定。
本发明的扇出式堆叠芯片的封装结构，第二芯片通过混合键合结构与第一芯片混合键合连接，实现了高密度互连的同时提高生产效率，最大程度的降低了封装高度。多个导电凸柱设置在第二芯片朝向第一芯片的一侧，并且设置在第一芯片的外侧，通过导电凸柱将第二芯片的部分信号引出，多个导电凸块设置在第一芯片背离第二芯片的表面，且与多个导电通孔相对应，重布线层设置在第一芯片和塑封层背离第二芯片的表面。相对比基板互连，采用导电凸柱、导电凸块、导电通孔以及重布线层，进一步降低了封装高度，实现高密度和超薄化的封装。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
Claims (10)
1.一种扇出式堆叠芯片的封装方法，其特征在于，所述方法包括：
将第一芯片固定在假片上的槽体内，所述第一芯片设置有多个导电通孔；
将第二芯片与所述第一芯片进行混合键合，所述第二芯片在所述假片上的正投影与所述假片重合；
将所述假片与所述第二芯片分离，并在所述第二芯片朝向所述第一芯片的表面、以及在所述第一芯片的外侧形成多个导电凸柱；
在所述第一芯片背离所述第二芯片的表面形成多个导电凸块，所述导电凸块与所述导电通孔相对应；
形成塑封层，所述塑封层包裹所述第一芯片、所述第二芯片、所述多个导电凸柱和所述多个导电凸块；
在所述塑封层背离所述第二芯片的表面形成重布线层，其中，所述重布线层通过所述导电凸柱和所述导电通孔与所述第一芯片电连接，所述重布线层通过所述导电凸柱与所述第二芯片电连接。
2.根据权利要求1所述的方法，其特征在于，所述第一芯片朝向所述第二芯片的表面设置有第一钝化层和第一金属焊盘，所述第二芯片朝向所述第一芯片的表面设置有第二钝化层和第二金属焊盘；
所述将第二芯片与所述第一芯片进行混合键合，包括：
将所述第一芯片的第一钝化层与所述第二芯片的所述第二钝化层键合；以及，
将所述第一芯片的第一金属焊盘与所述第二芯片的所述第二金属焊盘键合。
3.根据权利要求2所述的方法，其特征在于，所述将第二芯片与所述第一芯片进行混合键合之前，所述方法还包括：
在所述假片和所述第一芯片的表面形成粘合胶，并使得部分所述粘合胶填充至所述假片和所述第一芯片之间的缝隙中；
将所述第一芯片的表面的粘合胶完全去除，同时保留部分所述假片表面的粘合胶，以露出所述第一芯片的所述第一钝化层和所述第一金属焊盘。
4.根据权利要求1所述的方法，其特征在于，所述将所述假片与所述第二芯片分离之前，所述方法还包括：
将键合后的所述第一芯片和所述假片进行减薄，露出所述第一芯片的导电通孔。
5.根据权利要求1所述的方法，其特征在于，所述形成所述塑封层，包括：
将所述第二芯片背离所述第一芯片的表面固定到临时载板上，之后形成所述塑封层。
6.根据权利要求5所述的方法，其特征在于，所述在所述第一芯片和所述塑封层背离所述第二芯片的表面形成重布线层之前，所述方法还包括：
将所述塑封层背离所述第二芯片的一侧进行减薄，以露出所述多个导电凸块和所述多个导电凸柱。
7.根据权利要求6所述的方法，其特征在于，所述在所述塑封层背离所述第二芯片的表面形成重布线层，包括：
在所述塑封层背离所述第二芯片的表面、所述多个导电凸柱以及所述多个导电凸块的表面形成介电层；
图形化所述介电层，在所述图形化后的介电层上形成重布线层。
8.根据权利要求6所述的方法，其特征在于，所述在所述塑封层背离所述第二芯片的表面形成重布线层，包括：
将所述第二芯片和所述塑封层与所述临时载板分离；
在所述重布线层上形成多个焊球。
9.一种扇出式堆叠芯片的封装结构，其特征在于，所述封装结构包括第一芯片、第二芯片、多个导电凸柱、多个导电凸块、混合键合结构、塑封层和重布线层；
所述第一芯片设置有多个导电通孔；
所述第二芯片通过所述混合键和结构堆叠设置在所述第一芯片上；
所述多个导电凸柱设置在所述第二芯片朝向所述第一芯片的表面，并且设置在所述第一芯片的外侧；
所述多个导电凸块设置在所述第一芯片背离所述第二芯片的表面，且与所述多个导电通孔相对应；
塑封层包裹所述第一芯片、第二芯片、所述多个导电凸柱和多个导电凸块；
所述重布线层设置在所述第一芯片和所述塑封层背离所述第二芯片的表面，其中，所述重布线层通过所述导电凸柱和所述导电通孔与所述第一芯片电连接，所述重布线层通过所述导电凸柱与所述第二芯片电连接。
10.根据权利要求9所述的封装结构，其特征在于，所述混合键合结构包括设置在所述第一芯片朝向所述第二芯片的表面的第一钝化层和第一金属焊盘、以及设置在所述第二芯片朝向所述第一芯片的表面的第二钝化层和第二金属焊盘；
所述第一钝化层和所述第二钝化层键合连接，所述第一金属焊盘和所述第二金属焊盘键合连接。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111495868.XA CN114171410A (zh) | 2021-12-08 | 2021-12-08 | 扇出式堆叠芯片的封装方法及封装结构 |
| PCT/CN2022/137246 WO2023104094A1 (en) | 2021-12-08 | 2022-12-07 | Fan-out packaging method and packaging structure of stacked chips thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111495868.XA CN114171410A (zh) | 2021-12-08 | 2021-12-08 | 扇出式堆叠芯片的封装方法及封装结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114171410A true CN114171410A (zh) | 2022-03-11 |
Family
ID=80484787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111495868.XA Pending CN114171410A (zh) | 2021-12-08 | 2021-12-08 | 扇出式堆叠芯片的封装方法及封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114171410A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023104094A1 (en) * | 2021-12-08 | 2023-06-15 | Tongfu Microelectronics Co., Ltd. | Fan-out packaging method and packaging structure of stacked chips thereof |
| WO2024103626A1 (zh) * | 2022-11-17 | 2024-05-23 | 长鑫存储技术有限公司 | 封装结构及其制造方法 |
-
2021
- 2021-12-08 CN CN202111495868.XA patent/CN114171410A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023104094A1 (en) * | 2021-12-08 | 2023-06-15 | Tongfu Microelectronics Co., Ltd. | Fan-out packaging method and packaging structure of stacked chips thereof |
| WO2024103626A1 (zh) * | 2022-11-17 | 2024-05-23 | 长鑫存储技术有限公司 | 封装结构及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI701790B (zh) | 晶片封裝結構與其形成方法 | |
| TWI751530B (zh) | 半導體裝置之製造方法 | |
| US20070287265A1 (en) | Substrate treating method and method of manufacturing semiconductor apparatus | |
| CN111883521B (zh) | 多芯片3d封装结构及其制作方法 | |
| CN103383919B (zh) | 用于制造芯片封装件的方法 | |
| CN114171410A (zh) | 扇出式堆叠芯片的封装方法及封装结构 | |
| CN114188316A (zh) | 扇出式堆叠芯片的封装方法及封装结构 | |
| US11855067B2 (en) | Integrated circuit package and method | |
| JP2022021336A (ja) | 半導体パッケージ及びその製造方法 | |
| TW202002189A (zh) | 封裝結構及其製造方法 | |
| TW201913914A (zh) | 積體扇出型封裝 | |
| CN111799188B (zh) | 一种利用tsv和tgv的减薄晶圆封装工艺 | |
| CN114171413A (zh) | 扇出式堆叠芯片的封装方法及封装结构 | |
| CN114203690A (zh) | 扇出式堆叠芯片的封装方法及封装结构 | |
| CN114171401A (zh) | 扇出式堆叠芯片的封装方法及封装结构 | |
| CN114171406A (zh) | 扇出式堆叠芯片的封装方法及封装结构 | |
| CN114171400A (zh) | 扇出式堆叠芯片的封装方法及封装结构 | |
| CN114171404A (zh) | 扇出式堆叠芯片的封装方法及封装结构 | |
| CN114171402A (zh) | 扇出式堆叠芯片的封装方法及封装结构 | |
| CN114171405A (zh) | 扇出式堆叠芯片的封装方法及封装结构 | |
| CN114171411A (zh) | 扇出式堆叠芯片的封装方法及封装结构 | |
| WO2022095695A1 (zh) | Mcm封装结构及其制作方法 | |
| KR102468518B1 (ko) | 웨이퍼들 및 칩들의 멀티-레벨 적층 | |
| CN112117250B (zh) | 芯片封装结构及其制作方法 | |
| CN115101424A (zh) | 一种有机中介层封装结构及制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |