CN114170980A - 像素驱动电路及像素驱动方法、阵列基板和显示装置 - Google Patents

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Abstract

本公开提供一种像素驱动电路及像素驱动方法、阵列基板和显示装置，该像素驱动电路包括：多个像素区；像素电极阵列；薄膜晶体管开关，每一像素区内设置至少一个薄膜晶体管开关；同一行像素电极内，相邻两个像素电极上所输入的电压信号极性相反；M行像素电极分为Q个像素组，包括一个第一像素组、一个第二像素组、及位于第一像素组和第二像素组之间的(Q‑2)个第三像素组，每一第三像素组包括至少q行像素电极；同一列像素电极中，同一像素组内的像素电极上所输入的电压信号极性相同，相邻两个像素组的像素电极上所输入的电压信号极性相反。本公开的像素驱动电路及像素驱动方法、阵列基板和显示装置，能够在不同帧频之间实时切换。

Description

像素驱动电路及像素驱动方法、阵列基板和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种像素驱动电路及像素驱动方法、阵列基板和显示装置。
背景技术
显示市场超高清、高刷新率的显示装置已经成为企业的技术发展趋势。尤其是对于高端大尺寸显示面板，刷新频率也逐渐转向120Hz。但是，一般大尺寸显示产品，例如，TV产品，其像素架构仅支持一种帧频，比如仅支持60Hz或者仅支持120Hz，无法在帧频60Hz和120Hz之间实时切换。
发明内容
为了解决上述技术问题，本发明提供一种像素驱动电路及像素驱动方法、阵列基板和显示装置，能够在不同帧频之间实时切换。
为了达到上述目的，本发明采用的技术方案是：
本公开实施例提供了一种像素驱动电路，包括：
多条栅线和多条数据线，多条栅线和多条数据线交叉设置，而限定出呈阵列排列的多个像素区；
多个像素电极，每一所述像素区内设置有一所述像素电极，以形成M×N像素电极阵列，M为像素电极阵列的行数目，N为像素电极阵列的列数目，M和N均为大于1的整数，且所述像素电极阵列的行方向为所述栅线的延伸方向，列方向为所述数据线的延伸方向；
及薄膜晶体管开关，每一所述像素区内设置至少一个所述薄膜晶体管开关，所述像素电极通过所述薄膜晶体管开关连接至所述数据线，用于通过所述数据线向所述像素电极输入电压信号；
同一行像素电极内，相邻两个所述像素电极上所输入的电压信号极性相反；
M行像素电极分为Q个像素组，包括一个第一像素组、一个第二像素组、及位于所述第一像素组和所述第二像素组之间的(Q-2)个第三像素组，所述第一像素组至少包括所述像素电极阵列的第1行像素电极，所述第二像素组至少包括所述像素电极阵列的第M行像素电极，每一所述第三像素组包括至少q行像素电极，Q为大于2的正整数，q为大于或等于2的正整数；
其中，同一列像素电极中，同一像素组内的像素电极上所输入的电压信号极性相同，相邻两个像素组的像素电极上所输入的电压信号极性相反。
示例性的，所述第一像素组仅包括所述第1行像素电极，或者，所述第一像素组包括所述第1行像素电极和与所述第1行像素电极相邻的(q-1)行像素电极；
和/或，所述第二像素组仅包括所述第M行像素电极，或者，所述第二像素组包括所述第M行像素电极和与所述第M行像素电极相邻的(q-1)行像素电极。
示例性的，相邻两条所述数据线上输入的电压信号极性相反；
第n列像素电极中，任意相邻两个像素组中的一个像素组的像素电极均连接至第n个数据线，另一个像素组的像素电极均连接至第(n+1)个数据线，n为小于或等于N的正整数。
示例性的，所述像素驱动电路还包括：
时序控制器，所述时序控制器与所述栅线连接，用于在第一时间段，通过第一帧频，逐行驱动所述像素电极阵列；通过第二帧频，逐个像素组驱动所述像素电极阵列，其中所述第二帧频大于所述第一帧频。
示例性的，所述第二帧频为所述第一帧频的q倍。
示例性的，q等于2。
示例性的，所述第一帧频为60HZ，所述第二帧频为120HZ。
本公开实施例还提供了一种阵列基板，包括如上所述的像素驱动电路。
本公开实施例还提供了一种显示装置，包括如上所述的阵列基板。
本公开实施例还提供了一种像素驱动方法，应用于如上所述的像素驱动电路，所述方法包括：
在第一时间段，通过第一帧频，逐行驱动所述像素电极阵列；
在第二时间段，通过第二帧频，逐个像素组驱动所述像素电极阵列，其中所述第二帧频大于所述第一帧频。
本公开实施例所带来的有益效果如下：
上述方案提供的像素驱动电路中，包括M×N像素电极阵列，其中同一行像素电极内相邻两个所述像素电极上所输入的电压信号极性相反，且M行像素电极分为Q个像素组，在同一列像素电极中，同一像素组内的像素电极上所输入的电压信号极性相同，而相邻两个像素组的像素电极上所输入的电压信号极性相反。这样，在像素驱动时，可以通过时序控制器，向栅线上输入扫描信号，可以以第一帧频逐行打开各行像素电极，或者以第二帧频逐个像素组打开像素电极阵列，从而实现第一帧频和第二帧频之间的实时切换。这种像素驱动电路的像素架构在保持画质优的特点同时，具有列翻转方式的节电效果，且可以针对不同画面需要，在第一帧频和第二帧频之间实时切换，使得视频更加流畅。
附图说明
图1表示相关技术中像素驱动电路的结构示意图；
图2表示本公开提供的像素驱动电路的一种示例性实施例的结构示意图；
图3表示本公开提供的像素驱动电路的另一种示例性实施例的结构示意图；
图4表示本公开提供的像素驱动电路中时序控制器输出第一帧频时序波形图；
图5表示本公开提供的像素驱动电路中时序控制器输出第二帧频时序波形图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在对本公开实施例提供的像素驱动电路及像素驱动方法、阵列基板和显示装置进行详细说明之前，有必要对于相关技术进行以下说明。
在相关技术中，显示市场超高清、高刷新率的显示装置已经成为企业的技术发展趋势。尤其是对于高端大尺寸显示面板，刷新频率也逐渐转向120Hz。但是，一般大尺寸显示产品，例如，TV产品，其像素架构仅支持一种帧频，比如仅支持60Hz或者仅支持120Hz，无法在帧频60Hz和120Hz之间实时切换。特别是8K显示产品，其实现帧频120Hz的技术难度及成本都要比普通的帧频60Hz大的多。
目前，像素架构通常会采用Z像素架构，图1所示为相关技术中Z像素架构的结构示意图，Z像素架构中包括阵列分布的像素电极10，同一行像素电极中相邻两个像素电极上所输入的电压信号极性相反，且同一列像素电极中相邻两行像素电极上所输入的电压信号极性相反。这种Z像素架构具有画质优的特点，因为越来越多的显示产品采用Z像素架构，但是现有的Z像素架构无法满足帧频的实时切换。
为了解决上述技术问题，本公开实施例提供的像素驱动电路及像素驱动方法、阵列基板和显示装置，能够实现在不同帧频之间实时切换。
如图2和图3所示，本公开实施例提供的像素驱动电路包括：
多条栅线100和多条数据线200，多条栅线100和多条数据线200交叉设置，而限定出呈阵列排列的多个像素区；
多个像素电极300，每一所述像素区内设置有一所述像素电极300，以形成M×N像素电极阵列，M为像素电极阵列的行数目，N为像素电极阵列的列数目，M和N均为大于1的整数，且所述像素电极阵列的行方向为所述栅线100的延伸方向，列方向为所述数据线200的延伸方向；
及薄膜晶体管开关400，每一所述像素区内设置至少一个所述薄膜晶体管开关400，所述像素电极300通过所述薄膜晶体管开关400连接至所述数据线200，用于通过所述数据线200向所述像素电极300输入电压信号；
同一行像素电极300内，相邻两个所述像素电极300上所输入的电压信号极性相反；
M行像素电极300分为Q个像素组，包括一个第一像素组310、一个第二像素组320、及位于所述第一像素组310和所述第二像素组320之间的(Q-2)个第三像素组330，所述第一像素组310至少包括所述像素电极阵列的第1行像素电极300，所述第二像素组320至少包括所述像素电极阵列的第M行像素电极300，每一所述第三像素组330包括至少q行像素电极300，Q为大于2的正整数，q为大于或等于2的正整数；
其中，同一列像素电极300中，同一像素组内的像素电极300上所输入的电压信号极性相同，相邻两个像素组的像素电极300上所输入的电压信号极性相反。
本公开实施例提供的像素驱动电路，包括M×N像素电极阵列，同一行像素电极300内相邻两个所述像素电极300上所输入的电压信号极性相反，也就是，该像素架构采用列翻转(Coluqn翻转)方式，可以具有功耗低的优点；同时，M行像素电极300被分为Q个像素组，在同一列像素电极300中，同一像素组内的像素电极300上所输入的电压信号极性相同，而相邻两个像素组的像素电极300上所输入的电压信号极性相反。这样，在像素驱动时，可以通过时序控制器，向栅线100上输入扫描信号时，能够以第一帧频逐行打开各行像素电极300，或者，以第二帧频逐个像素组打开像素电极阵列，从而实现第一帧频和第二帧频之间的实时切换。
从而，本公开实施例提供的像素驱动电路，基于Z像素架构改进，具有保持画质优的特点，同时，具有列翻转方式的节电效果，且可以针对不同画面需要，在第一帧频和第二帧频之间实时切换，使得视频更加流畅。例如，所述第一帧频(如60HZ)小于所述第二帧频(如120HZ)，普通画面采用第一帧频，高速画面采用第二帧频，使视频更加流畅。
需要说明的是，上述实施例中，所述像素电极阵列的行数目为M，列数目为N，为了便于描述，如图2和图3所示，在所述数据线200的延伸方向上、从数据线200的一端至另一端，M行像素电极300可以是依次排列序号为1、2、3…m…M行，即，M行像素电极300分别为第1行像素电极、第2行像素电极、第3行像素电极…第m行像素电极…第M行像素电极，m为小于M的正整数；所述第1行像素电极和所述第M行像素电极即为该像素电极阵列中位于最外侧的两行像素电极；相应的，以每一行像素相对两侧每侧分别具有一条栅线100为例(在其他实施例中一行像素相对两侧每侧也可能具有多条栅线100，多条栅线100对应的排列序号为第1条栅线(Gate 1)、第2条栅线(Gate2)、第3条栅线(Gate 3)…第m条栅线(Gate m)…第M条栅线(Gate M)，其中所述第1条栅线(Gate 1)和所述第M条栅线(Gate M)，即为该多条栅线100中位于最外侧的两条栅线。
同样的，在所述栅线100的延伸方向上、从栅线100的一端至另一端，N列像素电极300可以是依次排列序号为1、2、3…n…N行，即，N行像素电极300分别为第1列像素电极、第2列像素电极、第3列像素电极…第n列像素电极…第N列像素电极，n为小于或等于N的正整数，所述第1列像素电极和所述第N列像素电极即为该像素电极阵列中位于最外侧的两列像素电极；相应的，以每一列像素相对两侧每侧分别具有一条数据线200为例(在其他实施例中一列像素相对两侧每侧也可能具有多条数据线200)，多条数据线200对应的排列序号为第1条数据线(D1)、第2条数据线(D2)、第3条数据线(D3)…第n条数据线(Dn)…第N条数据线(D N)、第(N+1)条数据线(D(N+1))，其中所述第1条数据线和所述第(N+1)条数据线，即为该多条数据线中位于最外侧的两条数据线。
需要说明的是，由于Z像素架构一部分像素电极300连接至像素区左侧的数据线200，另一部分像素电极300连接至像素区右侧的数据线200，因此数据线200的数量比像素电极300的列数目N多一条。
在本公开一些示例性的实施例中，可以通过以下方式，来实现上述像素架构：如图2和图3所示，相邻两条所述数据线200上输入的电压信号极性相反；第n列像素电极300中，任意相邻两个像素组中的一个像素组的像素电极300均连接至第n个数据线200，另一个像素组的像素电极300均连接至第(n+1)个数据线200，n为小于或等于N的正整数。
这样，同一条数据线200上输入的电压信号极性一致，均为正极，或均为负极；第n列像素电极300中，任意相邻两个像素组中的一个像素组的像素电极300均连接至第n个数据线200，另一个像素组的像素电极300均连接至第(n+1)个数据线200，n为小于或等于N的正整数，例如，图所示，对于第1列像素电极300，所述第一像素组310中各行像素电极300均连接至第1条数据线200，与所述第一像素组310相邻的第1个第三像素组330中各行像素电极300则均连接至第2条数据线200，与第1个第三像素组330相邻的第2个第三像素组330中各行像素电极300则又连接至第1条数据线200，依次循环，最终实现该像素驱动电路的列翻转结构。
当然可以理解的是，以上仅是一种实施例，在实际应用中，也可以是其他方式来实现列翻转，例如，在任一列像素的同一侧设置两条电压信号极性相反的数据线200，相邻两个像素组中像素电极300分别连接至不同电压信号极性相反的数据线200上。
此外，在本公开实施例提供的像素驱动电路中，M行像素电极300被分为Q个像素组，Q个像素组中所述第一像素组310至少包括第1行像素电极300，所述第二像素组320至少包括第M行像素电极300，而第三像素组330是位于第一像素组310和第二像素组320之间，第三像素组330的数量是Q-2个，也就是，Q个像素组除去第一像素组310和第二像素组320之后的数目，Q-2应大于2。该Q个像素组的具体划分方式可以有多种，以下进行示例性的说明。
例如，在一些实施例中，如图2所示，所述第一像素组310内所包括的像素电极300的行数目可以是1个，即，所述第一像素组310仅包括第1行像素电极300。以q等于2，也就是，第三像素组330中包括2行像素电极300为例，所述第一像素组310可以仅包括第1行像素电极300。此时，所述第二像素组320内所包含的像素电极300的行数目也可以是1个，也就是说，第二像素组320也仅包括第M行像素电极300；或者，所述第二像素组320内所包括的像素电极300的行数目可以是q个，即，所述第二像素组320内像素电极300行数目与所述第三像素组330内像素电极300行数目相同，所述第二像素组320包括所述第M行像素电极300和与所述第M行像素电极300相邻的(q-1)行像素电极300。
例如，在另一些实施例中，如图3所示，所述第一像素组310内所包括的像素电极300的行数目可以是q个，即，所述第一像素组310内像素电极300行数目与所述第三像素组330内像素电极300行数目相同，所述第一像素组310可以包括第1行像素电极300和与所述第1行像素电极300相邻的(q-1)行像素电极300。以q等于2为例，第三像素组330中包括2行像素电极300，所述第一像素组310中也包括2行像素电极300。此时，所述第二像素组320内所包含的像素电极300的行数目可以是1个，也就是说，第二像素组320也仅包括第M行像素电极300；或者，所述第二像素组320内所包括的像素电极300的行数目可以是q个，即，所述第二像素组320内像素电极300行数目与所述第三像素组330内像素电极300行数目相同，所述第二像素组320包括所述第M行像素电极300和与所述第M行像素电极300相邻的(q-1)行像素电极300。
此外，在本公开实施例中，所述像素驱动电路还包括：时序控制器(Timer ControlRegister，TCON)，所述时序控制器与所述栅线100连接，用于在第一时间段，通过第一帧频，逐行驱动所述像素电极阵列；通过第二帧频，逐个像素组驱动所述像素电极阵列，所述第二帧频大于所述第一帧频。
上述方案中，通过调整时序控制器的时序，实现第一帧频与第二帧频之间的实时切换，当第一帧频输出时，栅线100逐行打开，其时序波形的如图4所示；当第二帧频输出时，以像素组为单位，像素组逐个打开，即同一像素组内各行像素电极300同时打开，其时序波形图的如图5所示。
需要说明的是，由于第三像素组330内像素电极300的行数为q个，在第二帧频时同一像素组内的q行像素电极300同时打开，而在第一帧频时，逐个打开像素电极300，因此，所述第二帧频可以是所述第一帧频的q倍。示例性的，q等于2。
示例性的，所述第一帧频为60HZ，所述第二帧频为120HZ。当然可以理解的是，所述第一帧频和所述第二帧频在实际应用中，也可以不限于此。
此外，本公开实施例还提供了一种阵列基板，包括本公开实施例提供的像素驱动电路。该阵列基板可以应用于LCD(Liquid Crystal Display，液晶显示器)内。
本公开实施例还提供了一种显示装置，包括本公开实施例提供的阵列基板。
所述显示装置可以为：液晶电视、液晶显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件，其中，所述显示装置还包括柔性电路板、印刷电路板和背板。
此外，本公开实施例还提供了一种像素驱动方法，应用于本公开实施例提供的像素驱动电路，所述方法包括：
在第一时间段，通过第一帧频，逐行驱动所述像素电极阵列；
在第二时间段，通过第二帧频，逐个像素组驱动所述像素电极阵列，其中所述第二帧频大于所述第一帧频。
显然，本公开实施例所提供的阵列基板、显示装置及像素驱动方法，也能够带来本公开实施例提供的像素驱动方法所带来的有益效果，对此不再赘述。
有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”或者可以存在中间元件。
(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种像素驱动电路，包括：
多条栅线和多条数据线，多条栅线和多条数据线交叉设置，而限定出呈阵列排列的多个像素区；
多个像素电极，每一所述像素区内设置有一所述像素电极，以形成M×N像素电极阵列，M为像素电极阵列的行数目，N为像素电极阵列的列数目，M和N均为大于1的整数，且所述像素电极阵列的行方向为所述栅线的延伸方向，列方向为所述数据线的延伸方向；
及薄膜晶体管开关，每一所述像素区内设置至少一个所述薄膜晶体管开关，所述像素电极通过所述薄膜晶体管开关连接至所述数据线，用于通过所述数据线向所述像素电极输入电压信号；
其特征在于，
同一行像素电极内，相邻两个所述像素电极上所输入的电压信号极性相反；
M行像素电极分为Q个像素组，包括一个第一像素组、一个第二像素组、及位于所述第一像素组和所述第二像素组之间的(Q-2)个第三像素组，所述第一像素组至少包括所述像素电极阵列的第1行像素电极，所述第二像素组至少包括所述像素电极阵列的第M行像素电极，每一所述第三像素组包括至少q行像素电极，Q为大于2的正整数，q为大于或等于2的正整数；
其中，同一列像素电极中，同一像素组内的像素电极上所输入的电压信号极性相同，相邻两个像素组的像素电极上所输入的电压信号极性相反。
2.根据权利要求1所述的像素驱动电路，其特征在于，
所述第一像素组仅包括所述第1行像素电极，或者，所述第一像素组包括所述第1行像素电极和与所述第1行像素电极相邻的(q-1)行像素电极；
和/或，所述第二像素组仅包括所述第M行像素电极，或者，所述第二像素组包括所述第M行像素电极和与所述第M行像素电极相邻的(q-1)行像素电极。
3.根据权利要求1所述的像素驱动电路，其特征在于，
相邻两条所述数据线上输入的电压信号极性相反；
第n列像素电极中，任意相邻两个像素组中的一个像素组的像素电极均连接至第n个数据线，另一个像素组的像素电极均连接至第(n+1)个数据线，n为小于或等于N的正整数。
4.根据权利要求1所述的像素驱动电路，其特征在于，
所述像素驱动电路还包括：
时序控制器，所述时序控制器与所述栅线连接，用于在第一时间段，通过第一帧频，逐行驱动所述像素电极阵列；通过第二帧频，逐个像素组驱动所述像素电极阵列，其中所述第二帧频大于所述第一帧频。
5.根据权利要求4所述的像素驱动电路，其特征在于，
所述第二帧频为所述第一帧频的q倍。
6.根据权利要求5所述的像素驱动电路，其特征在于，
q等于2。
7.根据权利要求6所述的像素驱动电路，其特征在于，
所述第一帧频为60HZ，所述第二帧频为120HZ。
8.一种阵列基板，其特征在于，包括如权利要求1至7任一项所述的像素驱动电路。
9.一种显示装置，其特征在于，包括如权利要求8所述的阵列基板。
10.一种像素驱动方法，其特征在于，应用于如权利要求1至7任一项所述的像素驱动电路，所述方法包括：
在第一时间段，通过第一帧频，逐行驱动所述像素电极阵列；
在第二时间段，通过第二帧频，逐个像素组驱动所述像素电极阵列，其中所述第二帧频大于所述第一帧频。
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