CN114156189A - 一种封装治具的设计方法 - Google Patents

一种封装治具的设计方法 Download PDF

Info

Publication number
CN114156189A
CN114156189A CN202111447243.6A CN202111447243A CN114156189A CN 114156189 A CN114156189 A CN 114156189A CN 202111447243 A CN202111447243 A CN 202111447243A CN 114156189 A CN114156189 A CN 114156189A
Authority
CN
China
Prior art keywords
size
jig
hollowed
circuit
shape
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111447243.6A
Other languages
English (en)
Inventor
曾少林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Deming New Microelectronics Co ltd
Original Assignee
Shenzhen Deming New Microelectronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Deming New Microelectronics Co ltd filed Critical Shenzhen Deming New Microelectronics Co ltd
Priority to CN202111447243.6A priority Critical patent/CN114156189A/zh
Publication of CN114156189A publication Critical patent/CN114156189A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Supply And Installment Of Electrical Components (AREA)

Abstract

本申请提供了一种封装用治具的设计方法，包括确定电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量；依据所述电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量确定所述治具的镂空部的形状、尺寸、深度和数量；依据在集成电路同一区域需要封装的所述电路元器件的排列方式及间隔距离确定所述镂空部的排列方式及间隔距离；依据所述镂空部的尺寸、深度、数量、排列方式及间隔距离确定所述治具的尺寸和厚度。本申请封装用治具的设计是针对焊接后的电路元器件的灌胶封装，在实际生产中可以根据电路元器件的形状、尺寸和数量来设计不同的封装用治具，有效提升生产效率。

Description

一种封装治具的设计方法
技术领域
本申请涉及封装技术领域，特别是一种封装治具的设计方法。
背景技术
集成电路(Integrated Circuit，缩写为IC)是一种微型电子器件或部件。采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装成为具有所需电路功能的微型结构。电路元器件封装是指将电路元器件用树脂灌胶烘干固化在集成电路板上，封装对电路元器件起着固定、密封、保护芯片等方面的作用，能够提升集成电路的寿命。
现有的电路元器件封装方法为将电路元器件灌胶烘烤，固化后再进行切割和焊接，步骤繁琐，生产效率低，因此，现有的封装用治具一般是针对焊接前对未灌胶的电路元器件的封装进行设计的。
发明内容
鉴于所述问题，提出了本申请以便提供克服所述问题或者至少部分地解决所述问题的一种封装治具的设计方法，包括：
一种封装用治具的设计方法，包括步骤。
确定电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量；
依据所述电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量确定所述治具的镂空部的形状、尺寸、深度和数量；
依据在集成电路同一区域需要封装的所述电路元器件的排列方式及间隔距离确定所述镂空部的排列方式及间隔距离；
依据所述镂空部的尺寸、深度、数量、排列方式及间隔距离确定所述治具的尺寸和厚度。
进一步地，所述依据所述电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量确定所述治具的镂空部的形状、尺寸、深度和数量的步骤，包括：
检验所述镂空部的形状、尺寸、深度和数量与所述电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量是否相对应；
当所述电路元器件的焊接面能被所述镂空部的加工面完整容置时，则所述镂空部的、尺寸、深度和数量与所述电路元器件形状、尺寸、厚度和其在集成电路同一区域需要封装的数量相对应。
进一步地，所述依据在集成电路同一区域需要封装的所述电路元器件的排列方式及间隔距离确定所述镂空部的排列方式及间隔距离的步骤，包括：
对所述镂空部进行参数控制；
当所述电路元器件的相关参数变化时，所述镂空部的相关参数相对应变化；
依据所述镂空部的尺寸、数量、排列方式及间隔距离确定所述治具的尺寸；
依据所述镂空部的深度确定所述治具的厚度。
进一步地，所述镂空部的相关参数为所述镂空部的形状、尺寸、深度、数量、排列方式及间隔距离；所述电路元器件的相关参数为所述电路元器件的形状、尺寸、厚度、数量、排列方式及间隔距离。
本申请还提供一种根据上述封装用治具的设计方法设计的封装用治具，包括治具板，所述治具板的长度方向上设有若干个镂空部，所述镂空部呈阵列排列，所述镂空部的尺寸与所述电路元器件的尺寸相对应。
进一步地，所述治具的长大于所述镂空部的长，所述治具的宽大于所述镂空部的宽，所述治具的厚度等于所述镂空部的深度。
进一步地，所述镂空部的面积大于所述电路元器件的面积。
进一步地，所述镂空部之间间隔分布。
进一步地，所述镂空部的深度大于所述电路元器件的厚度。
进一步地，所述镂空部的一端平齐。
本申请具有以下优点：
在本申请的实施例中，通过确定电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量；依据所述电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量确定所述治具的镂空部的形状、尺寸、深度和数量；依据在集成电路同一区域需要封装的所述电路元器件的排列方式及间隔距离确定所述镂空部的排列方式及间隔距离；依据所述镂空部的尺寸、深度、数量、排列方式及间隔距离确定所述治具的尺寸和厚度。本申请封装用治具的设计是针对焊接后的电路元器件的灌胶封装，在实际生产中可以根据电路元器件的形状、尺寸和数量来设计不同的封装用治具，有效提升生产效率。
附图说明
为了更清楚地说明本申请的技术方案，下面将对本申请的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一实施例提供的一种封装治具的设计方法的步骤流程图；
图2是本申请一实施例提供的一种封装治具的第一结构示意图；
图3是本申请一实施例提供的一种封装治具的第二结构示意图；
图4是本申请一实施例提供的一种封装治具的第三结构示意图；
图5是本申请一实施例提供的一种封装治具的第四结构示意图。
附图标记说明如下：
1、治具板；2、镂空部。
具体实施方式
为使本申请的所述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
参照图1，示出了本申请一实施例提供的一种封装治具的设计方法；
所述方法包括：
S110、确定电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量；
S120、依据所述电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量确定所述治具的镂空部的形状、尺寸、深度和数量；
S130、依据在集成电路同一区域需要封装的所述电路元器件的排列方式及间隔距离确定所述镂空部的排列方式及间隔距离；
S140、依据所述镂空部的尺寸、深度、数量、排列方式及间隔距离确定所述治具的尺寸和厚度。
在本申请的实施例中，通过确定电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量；依据所述电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量确定所述治具的镂空部的形状、尺寸、深度和数量；依据在集成电路同一区域需要封装的所述电路元器件的排列方式及间隔距离确定所述镂空部的排列方式及间隔距离；依据所述镂空部的尺寸、深度、数量、排列方式及间隔距离确定所述治具的尺寸和厚度。本申请封装用治具的设计是针对焊接后的电路元器件的灌胶封装，在实际生产中可以根据电路元器件的形状、尺寸和数量来设计不同的封装用治具，有效提升生产效率。
下面，将对本示例性实施例中一种封装用治具的设计方法作进一步地说明。
如所述步骤S110所述，确定电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量。
需要说明的是，电路元器件的尺寸包括电路元器件的长、度、高、直径、边长、面积等。
作为一种示例，集成电路上焊接有若干个未灌胶的电路元器件，将集成电路分为若干个区域，其中各个区域中焊接的电路元器件数量相等，确认同一区域中电路元器件的数量。
如所述步骤S120所述，依据所述电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量确定所述治具的镂空部的形状、尺寸、深度和数量。
在本发明一实施例中，可以结合下列描述进一步说明步骤S120所述“依据所述电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量确定所述治具的镂空部的形状、尺寸、深度和数量”的具体过程。
如下列步骤所述，检验所述镂空部的形状、尺寸、深度和数量与所述电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量是否相对应。
如下列步骤所述，当所述电路元器件的焊接面能被所述镂空部的加工面完整容置时，则所述镂空部的、尺寸、深度和数量与所述电路元器件形状、尺寸、厚度和其在集成电路同一区域需要封装的数量相对应。
需要说明的是，所述电路元器件被焊接在集成电路上，其焊接面是固定的；所述镂空部的加工面为通过所述镂空部对所述电路元器件灌胶的面；所述电路元器件的焊接面能被所述镂空部的加工面完整容置，并留有至少2mm的缝隙，方便胶水灌入。
作为一种示例，所述治具的镂空部的形状可以与所述电路元器件的形状相同，也可以不同；优选地，所述治具的镂空部的形状与所述电路元器件的形状相同。
在一具体实现中，所述镂空部的形状与所述电路元器件的形状相同，且所述镂空部的尺寸大于所述电路元器件的尺寸。
如所述步骤S130所述，依据在集成电路同一区域需要封装的所述电路元器件的排列方式及间隔距离确定所述镂空部的排列方式及间隔距离。
需要说明的是，所述镂空部的排列方式可以为一列多行、两列多行、一行多列，所述镂空部之间可以为等间隔分布或非等间隔分布，所述镂空部之间非等间隔分布可以先增大后减小，也可以先减小后增大，本申请对此不作具体限制。
作为一种示例，将集成电路分为若干个区域，其中各个区域中焊接的电路元器件数量相等，确认同一区域中电路元器件的排列方式及间隔距离，依据所述电路元器件的排列方式及间隔距离确定所述镂空部的排列方式及间隔距离。
在一具体实现中，所述镂空部一列四行排布，所述镂空部之间等间隔分布。
如所述步骤S140所述，依据所述镂空部的尺寸、深度、数量、排列方式及间隔距离确定所述治具的尺寸和厚度。
在本发明一实施例中，可以结合下列描述进一步说明步骤S140所述“依据所述镂空部的尺寸、深度、数量、排列方式及间隔距离确定所述治具的尺寸和厚度”的具体过程。
如下列步骤所述，对所述镂空部进行参数控制；
如下列步骤所述，当所述电路元器件的相关参数变化时，所述镂空部的相关参数相对应变化；
如下列步骤所述，依据所述镂空部的尺寸、数量、排列方式及间隔距离确定所述治具的尺寸；
如下列步骤所述，依据所述镂空部的深度确定所述治具的厚度。
需要说明的是，所述治具的尺寸大于所述镂空部的尺寸，所述治具的厚度等于所述镂空部的深度。
作为一种示例，当所述电路元器件的相关参数变化时，对所述镂空部进行参数控制；具体地，若所述电路元器件的仅尺寸变化，但焊接面仍可以被所述镂空部的加工面完整容置时，此时不用对所述镂空部的相关参数进行修改；当所述电路元器件的数量、排列方式及间隔距离发生变化时，所述镂空部的数量、排列方式及间隔距离也要相对应变化。
在一具体实现中，当所述电路元器件的排列方式由一列四行变为两列四行，相对应的，所述镂空部的排列方式也从一列四行变为两列四行。
在本申请一实施例中，所述镂空部的相关参数为所述镂空部的形状、尺寸、深度、数量、排列方式及间隔距离；所述电路元器件的相关参数为所述电路元器件的形状、尺寸、厚度、数量、排列方式及间隔距离。
参照图2-5，还示出了本发明一实施例提供的一种根据上述一种封装用治具的设计方法设计的封装用治具，包括治具板1，所述治具板1的长度方向上设有若干个镂空部2，所述镂空部2呈阵列排列，所述镂空部2的尺寸与所述电路元器件的尺寸相对应。
下面，将对本示例性实施例中一种根据上述封装用治具的设计方法设计的封装用治具作进一步地说明。
在本申请一实施例中，所述治具的长大于所述镂空部的长，所述治具的宽大于所述镂空部的宽，所述治具的厚度等于所述镂空部的深度。
在本申请一实施例中，所述镂空部2的面积大于所述电路元器件的面积；便于所述电路元器件的焊接面可以被所述镂空部2的加工面完整容置。
在本申请一实施例中，所述镂空部2之间间隔分布。所述镂空部2可以等间隔分布也可以非等间隔分布，具体依据所述电路元器件在集成电路的分布设置。
在本申请一实施例中，所述镂空部2的深度大于所述电路元器件的厚度；方便进行灌胶封装。
在本申请一实施例中，所述镂空部2的一端平齐。所述镂空部2可以左端平齐，也可以右端平齐。
尽管已描述了本申请实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请实施例范围的所有变更和修改。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。
以上对本申请所提供的一种封装治具的设计方法，进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种封装用治具的设计方法，其特征在于，包括步骤：
确定电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量；
依据所述电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量确定所述治具的镂空部的形状、尺寸、深度和数量；
依据在集成电路同一区域需要封装的所述电路元器件的排列方式及间隔距离确定所述镂空部的排列方式及间隔距离；
依据所述镂空部的尺寸、深度、数量、排列方式及间隔距离确定所述治具的尺寸和厚度。
2.根据权利要求1所述的封装用治具的设计方法，其特征在于，所述依据所述电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量确定所述治具的镂空部的形状、尺寸、深度和数量的步骤，包括：
检验所述镂空部的形状、尺寸、深度和数量与所述电路元器件的形状、尺寸、厚度和其在集成电路同一区域需要封装的数量是否相对应；
当所述电路元器件的焊接面能被所述镂空部的加工面完整容置时，则所述镂空部的、尺寸、深度和数量与所述电路元器件形状、尺寸、厚度和其在集成电路同一区域需要封装的数量相对应。
3.根据权利要求1所述的封装用治具的设计方法，其特征在于，所述依据在集成电路同一区域需要封装的所述电路元器件的排列方式及间隔距离确定所述镂空部的排列方式及间隔距离的步骤，包括：
对所述镂空部进行参数控制；
当所述电路元器件的相关参数变化时，所述镂空部的相关参数相对应变化；
依据所述镂空部的尺寸、数量、排列方式及间隔距离确定所述治具的尺寸；
依据所述镂空部的深度确定所述治具的厚度。
4.根据权利要求3所述的封装用治具的设计方法，其特征在于，所述镂空部的相关参数为所述镂空部的形状、尺寸、深度、数量、排列方式及间隔距离；所述电路元器件的相关参数为所述电路元器件的形状、尺寸、厚度、数量、排列方式及间隔距离。
5.一种根据权利要求1所述的封装用治具的设计方法设计的封装用治具，其特征在于，包括治具板，所述治具板的长度方向上设有若干个镂空部，所述镂空部呈阵列排列，所述镂空部的尺寸与所述电路元器件的尺寸相对应。
6.根据权利要求5所述的封装用治具，其特征在于，所述治具的长大于所述镂空部的长，所述治具的宽大于所述镂空部的宽，所述治具的厚度等于所述镂空部的深度。
7.根据权利要求5所述的封装用治具，其特征在于，所述镂空部的面积大于所述电路元器件的面积。
8.根据权利要求5所述的封装用治具，其特征在于，所述镂空部之间间隔分布。
9.根据权利要求5所述的封装用治具，其特征在于，所述镂空部的深度大于所述电路元器件的厚度。
10.根据权利要求5所述的封装用治具，其特征在于，所述镂空部的一端平齐。
CN202111447243.6A 2021-11-30 2021-11-30 一种封装治具的设计方法 Pending CN114156189A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111447243.6A CN114156189A (zh) 2021-11-30 2021-11-30 一种封装治具的设计方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111447243.6A CN114156189A (zh) 2021-11-30 2021-11-30 一种封装治具的设计方法

Publications (1)

Publication Number Publication Date
CN114156189A true CN114156189A (zh) 2022-03-08

Family

ID=80455331

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111447243.6A Pending CN114156189A (zh) 2021-11-30 2021-11-30 一种封装治具的设计方法

Country Status (1)

Country Link
CN (1) CN114156189A (zh)

Similar Documents

Publication Publication Date Title
US8319319B2 (en) Semiconductor package and mounting method thereof
US5600101A (en) Multilayer electronic component and method of manufacturing the same
CN103855102A (zh) 半导体封装、系统及其形成方法
US7642625B2 (en) Method of evaluating thermal stress resistance of semiconductor device, and semiconductor wafer having test element
US20170103904A1 (en) Integrated circuit package mold assembly
CN1196179C (zh) 半导体芯片的制造和布线设计方法
CN101796612B (zh) 包括功率半导体管芯和热沉的子组件及其形成方法
US10475730B2 (en) Preformed lead frame device and lead frame package including the same
CN101681852A (zh) 具有互连导电体的倒装芯片及其制作方法
CN114156189A (zh) 一种封装治具的设计方法
CN206059373U (zh) 半导体器件和电子装置
US5572067A (en) Sacrificial corner structures
US7956475B2 (en) Step cavity for enhanced drop test performance in ball grid array package
US20180374800A1 (en) Embedded vibration management system
CN114156190A (zh) 一种封装用治具及电路元器件的封装方法
TWI623984B (zh) 封裝結構及其製法
CN203553140U (zh) 晶圆级芯片tsv封装结构
CN108493116A (zh) 置球模块的制造方法及该方法制造的置球模块
US20230146666A1 (en) Electronic package and method for manufacturing the same
US6707677B1 (en) Chip-packaging substrate and test method therefor
JP2990455B2 (ja) 集積回路装置とその製造方法及び製造装置及び梱包ケース
CN206212269U (zh) Mems麦克风封装结构
US7563649B1 (en) Chip packaging with metal frame pin grid array
US6383841B2 (en) Method for encapsulating with a fixing member to secure an electronic device
WO2024129509A1 (en) Semiconductor device assembly with a circular segmented package edge

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination