CN114154454A - 一种基于欧拉路径算法的自动布局方法及装置 - Google Patents

一种基于欧拉路径算法的自动布局方法及装置 Download PDF

Info

Publication number
CN114154454A
CN114154454A CN202111497217.4A CN202111497217A CN114154454A CN 114154454 A CN114154454 A CN 114154454A CN 202111497217 A CN202111497217 A CN 202111497217A CN 114154454 A CN114154454 A CN 114154454A
Authority
CN
China
Prior art keywords
mos
tube
sequence
mos tube
nodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111497217.4A
Other languages
English (en)
Inventor
叶佐昌
王燕
秦仟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tsinghua University
Original Assignee
Tsinghua University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tsinghua University filed Critical Tsinghua University
Priority to CN202111497217.4A priority Critical patent/CN114154454A/zh
Publication of CN114154454A publication Critical patent/CN114154454A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2115/00—Details relating to the type of the circuit
    • G06F2115/06—Structured ASICs

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Architecture (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本申请提出的基于欧拉路径算法的自动布局方法、装置及存储介质中，可以根据待摆放的MOS管的特征参数对其进行分类，得到多个MOS管分组，然后分别对每组MOS管中的MOS管的栅极序列，以MOS管的漏极和源级作为图论的节点，判断图论的节点是否构成欧拉路径，如果图论的节点未构成欧拉路径，则在图论中将度为奇数的节点增加预设元器件，以将未构成欧拉路径的节点转换为构成欧拉路径的节点，再根据构成的欧拉路径的中的排列顺序将MOS管进行摆放，形成摆放后的多个MOS管分组序列。本申请提出的方法，实现了MOS管的自动布局，从而减少了人工考虑集成电路设计MOS管布局需要的时间，同时保证了MOS管有源区正确的被共用，减少了版图占用面积，缩短了集成电路设计周期。

Description

一种基于欧拉路径算法的自动布局方法及装置
技术领域
本申请涉及集成电路技术领域，尤其涉及一种基于欧拉路径算法的自动布局方法、装置及存储介质。
背景技术
MOS管是当前集成电路的关键组件，同时MOS管也需要进行布局，且MOS管在布局时需要注意有源区的共用。
相关技术中，MOS管的布局需要集成电路工程师检查MOS管之间的源极与栅极是否一致之后进行手工的摆放，从而使得集成电路设计的效率较低。
发明内容
本申请提供一种基于欧拉路径算法的自动布局方法、装置及存储介质，以至少解决相关技术中的集成电路设计的效率较低的技术问题。
本申请第一方面实施例提出一种基于欧拉路径算法的自动布局方法，包括：
获取待摆放的MOS管，并获取所述待摆放的MOS管的特征参数；
根据所述特征参数对所述待摆放的MOS管进行分类，得到多个MOS管分组，其中，每个所述MOS管分组中的MOS管具有相同的宽度；
分别对所述MOS管分组中MOS管的栅极序列，以所述MOS管的漏极和源级作为图论的节点，判断所述图论的节点是否构成欧拉路径，其中，所述构成欧拉路径的节点表征为所述MOS管的有源区互相连通；
如果所述图论的节点未构成欧拉路径，则在所述图论中将度为奇数的节点增加预设元器件，以将未构成欧拉路径的节点转换为构成欧拉路径的节点；
根据所述构成欧拉路径的节点，将已构成欧拉路径的栅极序列完成目标路径的拼接，根据拼接后的所述目标路径生成所述多个MOS管分组中连通的MOS管序列；
将所述MOS管序列中的MOS管，根据欧拉路径的排列顺序进行摆放，形成摆放后的多个MOS管分组序列。
本申请第二方面实施例提出一种基于欧拉路径算法的自动布局装置，包括：
获取模块，用于获取待摆放的MOS管，并获取所述待摆放的MOS管的特征参数；
分类模块，用于根据所述特征参数对所述待摆放的MOS管进行分类，得到多个MOS管分组，其中，每个所述MOS管分组中的MOS管具有相同的宽度；
判断模块，用于分别对所述MOS管分组中MOS管的栅极序列，以所述MOS管的漏极和源级作为图论的节点，判断所述图论的节点是否构成欧拉路径，其中，所述构成欧拉路径的节点表征为所述MOS管的有源区互相连通；
第一处理模块，用于如果所述图论的节点未构成欧拉路径，则在所述图论中将度为奇数的节点增加预设元器件，以将未构成欧拉路径的节点转换为构成欧拉路径的节点；
拼接模块，用于根据所述构成欧拉路径的节点，将已构成欧拉路径的栅极序列完成目标路径的拼接，根据拼接后的所述目标路径生成所述多个MOS管分组中连通的MOS管序列；
第二处理模块，用于将所述MOS管序列中的MOS管，根据欧拉路径的排列顺序进行摆放，形成摆放后的多个MOS管分组序列。
本申请第三方面实施例提出的计算机存储介质，其中，所述计算机存储介质存储有计算机可执行指令；所述计算机可执行指令被处理器执行后，能够实现如上第一方面所述的方法。
本申请第四方面实施例提出的计算机设备，其中，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行所述程序时，能够实现如上第一方面所述的方法。
本申请的实施例提供的技术方案至少带来以下有益效果：
本申请提出的基于欧拉路径算法的自动布局方法、装置及存储介质中，可以根据待摆放的MOS管的特征参数对其进行分类，得到多个MOS管分组，然后分别对每组MOS管中的MOS管的栅极序列，以MOS管的漏极和源级作为图论的节点，判断图论的节点是否构成欧拉路径，如果图论的节点未构成欧拉路径，则在图论中将度为奇数的节点增加预设元器件，以将未构成欧拉路径的节点转换为构成欧拉路径的节点，再根据构成欧拉路径的完成目标路径的拼接，根据拼接后的目标路径生成多个MOS管分组中连通的MOS管序列，将MOS管序列中的MOS管，根据欧拉路径的排列顺序进行摆放，形成摆放后的多个MOS管分组序列。其中，本申请提出的方法，实现了MOS管的自动布局，从而减少了人工考虑集成电路设计MOS管布局需要的时间，同时保证了MOS管有源区正确的被共用，减少了版图占用面积，缩短了集成电路设计周期。
本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为根据本申请一个实施例提供的基于欧拉路径算法的自动布局方法的流程示意图；
图2为根据本申请一个实施例提供的基于欧拉路径算法的自动布局装置的结构示意图。
具体实施方式
下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制。
下面参考附图描述本申请实施例的基于欧拉路径算法的自动布局方法及装置。
实施例一
图1为根据本申请一个实施例提供的基于欧拉路径算法的自动布局方法的流程示意图，如图1所示，可以包括：
步骤101、获取待摆放的MOS管，并获取待摆放的MOS管的特征参数。
其中，本申请的实施例中，MOS管的特征参数可以包括：MOS管的栅极宽度。
步骤102、根据特征参数对待摆放的MOS管进行分类，得到多个MOS管分组，其中，每个MOS管分组中的MOS管具有相同的宽度。
其中，在本申请的实施例中，上述MOS管的特征参数还可以包括：MOS管的finger。以及，在本申请的实施例中，在根据特征参数对待摆放的MOS管进行分类之前，还需要将MOS管的finger进行打平，以便后续对MOS管进行分类。
以及，在本申请的实施例中，根据特征参数对待摆放的MOS管进行分类，得到多个MOS管分组的方法可以包括以下步骤：
步骤a、获取待摆放的MOS管的MOS管一维序列，MOS管一维序列可以包括PMOS管和NMOS管，其中，PMOS管和NMOS管的漏极和源级由PMOS管和NMOS管在MOS管一维序列中的顺序确定。
步骤b、根据MOS管一维序列，将MOS管一维序列中相同宽度的PMOS管、NMOS管划分为一组，并将每组的PMOS管、NMOS管以不同栅极进行区分，得到PMOS管序列、NMOS管序列。
其中，在本申请的实施例中，将MOS管一维序列中相同宽度的PMOS管和NMOS管划分为一组后，每组中有多个PMOS管和NMOS管。以及，在本申请的实施例中，可以根据每组中PMOS管的不同栅极区分得到多个不同的PMOS管序列，且可以根据每组中NMOS管的不同栅极区分得到多个不同的NMOS管序列。
示例的，在本申请的实施例中，假设MOS管共分为N组，其中第i组中根据PMOS管、NMOS管的不同栅极得到PMOS管的栅极序列1、栅极序列2、……、栅极序列m，以及NMOS管的栅极序列a、栅极序列b、……、栅极序列n。
步骤103、分别对MOS管分组中MOS管的栅极序列，以MOS管的漏极和源级作为图论的节点，判断图论的节点是否构成欧拉路径，其中，构成欧拉路径的节点表征为MOS管的有源区互相连通。
其中，在本申请的实施例中，分别对MOS管分组中MOS管的栅极序列，以MOS管的漏极和源级作为图论的节点，判断图论的节点是否构成欧拉路径包括将每组中的PMOS管的栅极序列，以PMOS管的漏极和源极作为图论的节点判断该图论中的节点是否构成欧拉路径和将每组中的NMOS管的栅极序列，以NMOS管的漏极和源极作为图论的节点判断该图论中的节点是否构成欧拉路径。以及，在本申请的实施例中，每组中的PMOS管组成的欧拉路径和NMOS管组成的欧拉路径是两条不同的欧拉路径。
示例的，在本申请的实施例中，假设MOS管共分为N组，则需要判断第i组中PMOS管的栅极序列1、栅极序列2、……、栅极序列m是否能组成欧拉路径，以及NMOS管的栅极序列a、栅极序列b、……、栅极序列n是否能组成欧拉路径。
步骤104、如果图论的节点未构成欧拉路径，则在图论中将度为奇数的节点增加预设元器件，以将未构成欧拉路径的节点转换为构成欧拉路径的节点。
其中，在本申请的实施例中，如果图论中有节点未构成欧拉路径，则将图论中度为奇数的节点增加预设源器件(例如，dummy)，以使得该度为奇数的节点可以与已构成的欧拉路径共享有源区，从而将未构成欧拉路径的节点转换为构成欧拉路径的节点。
步骤105、根据构成欧拉路径的节点，将已构成欧拉路径的栅极序列完成目标路径的拼接，根据拼接后的目标路径生成多个MOS管分组中连通的MOS管序列。
其中，在本申请的实施例中，根据构成欧拉路径的节点，将已构成欧拉路径的栅极序列完成目标路径的拼接的方法可以包括以下步骤：
步骤1、在相同宽度的PMOS管序列、NMOS管序列中，分别将已构成欧拉路径的栅极序列通过在两两路径之间各加入一个MOS管的漏极为前一条路径最后一个MOS管的源级，MOS管的源级为后一条路径的第一个MOS管的漏极的预设元器件，完成目标路径的拼接。
步骤2、在拼接好的目标路径的两个端点各加入一个预设元器件，以得到多个MOS管分组中连通的PMOS管序列、NMOS管序列。
以及，在本申请的实施例中，根据拼接完成后的目标路径可以得出每组中的PMOS管的欧拉路径和NMOS管的欧拉路径。具体的，PMOS管的欧拉路径中，包括PMOS管中的所有栅极序列的排列顺序；NMOS管的欧拉路径中，包括NMOS管中的所有栅极序列的排列顺序。
步骤106、将MOS管序列中的MOS管，根据欧拉路径的排列顺序进行摆放，形成摆放后的多个MOS管分组序列。
本申请提出的基于欧拉路径算法的自动布局方法、装置及存储介质中，可以根据待摆放的MOS管的特征参数对其进行分类，得到多个MOS管分组，然后分别对每组MOS管中的MOS管的栅极序列，以MOS管的漏极和源级作为图论的节点，判断图论的节点是否构成欧拉路径，如果图论的节点未构成欧拉路径，则在图论中将度为奇数的节点增加预设元器件，以将未构成欧拉路径的节点转换为构成欧拉路径的节点，再根据构成欧拉路径的完成目标路径的拼接，根据拼接后的目标路径生成多个MOS管分组中连通的MOS管序列，将MOS管序列中的MOS管，根据欧拉路径的排列顺序进行摆放，形成摆放后的多个MOS管分组序列。其中，本申请提出的方法，实现了MOS管的自动布局，从而减少了人工考虑集成电路设计MOS管布局需要的时间，同时保证了MOS管有源区正确的被共用，减少了版图占用面积，缩短了集成电路设计周期。
实施例二
进一步地，图2为根据本申请一个实施例提供的一种基于欧拉路径算法的自动布局装置的结构示意图，如图2所示，可以包括：
获取模块201，用于获取待摆放的MOS管，并获取待摆放的MOS管的特征参数；
分类模块202，用于根据特征参数对待摆放的MOS管进行分类，得到多个MOS管分组，其中，每个MOS管分组中的MOS管具有相同的宽度；
判断模块203，用于分别对MOS管分组中MOS管的栅极序列，以MOS管的漏极和源级作为图论的节点，判断图论的节点是否构成欧拉路径，其中，构成欧拉路径的节点表征为MOS管的有源区互相连通；
第一处理模块204，用于如果图论的节点未构成欧拉路径，则在图论中将度为奇数的节点增加预设元器件，以将未构成欧拉路径的节点转换为构成欧拉路径的节点；
拼接模块205，用于根据构成欧拉路径的节点，将已构成欧拉路径的栅极序列完成目标路径的拼接，根据拼接后的目标路径生成多个MOS管分组中连通的MOS管序列；
第二处理模块206，用于将MOS管序列中的MOS管，根据欧拉路径的排列顺序进行摆放，形成摆放后的多个MOS管分组序列。
其中，本申请的实施例中，特征参数包括MOS管的栅极宽度。以及，本申请的实施例中，分类模块用于获取待摆放的MOS管的MOS管一维序列，MOS管一维序列包括PMOS管和NMOS管，PMOS管和NMOS管的漏极和源级由PMOS管和NMOS管在MOS管一维序列中的顺序确定，根据MOS管一维序列，将MOS管一维序列中相同宽度的PMOS管、NMOS管划分为一组，并将每组的PMOS管、NMOS管以不同栅极进行区分，得到PMOS管序列、NMOS管序列。
本申请第三方面实施例提出的计算机存储介质，其中，所述计算机存储介质存储有计算机可执行指令；所述计算机可执行指令被处理器执行后，能够实现如上第一方面所述的方法。
本申请第四方面实施例提出的计算机设备，其中，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行所述程序时，能够实现如上第一方面所述的方法。
为了实现上述实施例，本公开还提出一种计算机存储介质。
本公开实施例提供的计算机存储介质，存储有计算机程序；计算机程序被处理器执行时，能够实现如图1所示的基于欧拉路径算法的自动布局方法。
为了实现上述实施例，本公开还提出一种计算机设备。
本公开实施例提供的计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序；计算机程序被处理器执行时，能够实现如图1所示的基于欧拉路径算法的自动布局方法。
本申请提出的基于欧拉路径算法的自动布局方法、装置及存储介质中，可以根据待摆放的MOS管的特征参数对其进行分类，得到多个MOS管分组，然后分别对每组MOS管中的MOS管的栅极序列，以MOS管的漏极和源级作为图论的节点，判断图论的节点是否构成欧拉路径，如果图论的节点未构成欧拉路径，则在图论中将度为奇数的节点增加预设元器件，以将未构成欧拉路径的节点转换为构成欧拉路径的节点，再根据构成欧拉路径的完成目标路径的拼接，根据拼接后的目标路径生成多个MOS管分组中连通的MOS管序列，将MOS管序列中的MOS管，根据欧拉路径的排列顺序进行摆放，形成摆放后的多个MOS管分组序列。其中，本申请提出的方法，实现了MOS管的自动布局，从而减少了人工考虑集成电路设计MOS管布局需要的时间，同时保证了MOS管有源区正确的被共用，减少了版图占用面积，缩短了集成电路设计周期。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现定制逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本申请的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本申请的实施例所属技术领域的技术人员所理解。
尽管上面已经示出和描述了本申请的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本申请的限制，本领域的普通技术人员在本申请的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (8)

1.一种基于欧拉路径算法的自动布局方法，其特征在于，包括：
获取待摆放的MOS管，并获取所述待摆放的MOS管的特征参数；
根据所述特征参数对所述待摆放的MOS管进行分类，得到多个MOS管分组，其中，每个所述MOS管分组中的MOS管具有相同的宽度；
分别对所述MOS管分组中MOS管的栅极序列，以所述MOS管的漏极和源级作为图论的节点，判断所述图论的节点是否构成欧拉路径，其中，所述构成欧拉路径的节点表征为所述MOS管的有源区互相连通；
如果所述图论的节点未构成欧拉路径，则在所述图论中将度为奇数的节点增加预设元器件，以将未构成欧拉路径的节点转换为构成欧拉路径的节点；
根据所述构成欧拉路径的节点，将已构成欧拉路径的栅极序列完成目标路径的拼接，根据拼接后的所述目标路径生成所述多个MOS管分组中连通的MOS管序列；
将所述MOS管序列中的MOS管，根据欧拉路径的排列顺序进行摆放，形成摆放后的多个MOS管分组序列。
2.如权利要求1所述的方法，其特征在于，所述特征参数包括：所述MOS管的栅极宽度，
根据所述特征参数对所述待摆放的MOS管进行分类，得到多个MOS管分组，包括：
获取所述待摆放的MOS管的MOS管一维序列，所述MOS管一维序列包括PMOS管和NMOS管，所述PMOS管和NMOS管的漏极和源级由所述PMOS管和NMOS管在所述MOS管一维序列中的顺序确定；
根据所述MOS管一维序列，将所述MOS管一维序列中相同宽度的PMOS管、NMOS管划分为一组，并将每组的PMOS管、NMOS管以不同栅极进行区分，得到PMOS管序列、NMOS管序列。
3.如权利要求2所述的方法，其特征在于，根据所述构成欧拉路径的节点，将已构成欧拉路径的栅极序列完成目标路径的拼接，根据拼接后的所述目标路径生成所述多个MOS管分组中连通的MOS管序列，包括：
在相同宽度的所述PMOS管序列、NMOS管序列中，分别将已构成欧拉路径的栅极序列通过在两两路径之间各加入一个MOS管的漏极为前一条路径最后一个MOS管的源级，MOS管的源级为后一条路径的第一个MOS管的漏极的预设元器件，完成所述目标路径的拼接；
在拼接好的所述目标路径的两个端点各加入一个预设元器件，以得到所述多个MOS管分组中连通的PMOS管序列、NMOS管序列。
4.如权利要求2所述的方法，其特征在于，所述特征参数还包括：所述MOS管的finger，在根据所述特征参数对所述待摆放的MOS管进行分类之前，所述方法还包括：
将所述MOS管的finger进行打平。
5.一种基于欧拉路径算法的自动布局装置，其特征在于，所述装置包括：
获取模块，用于获取待摆放的MOS管，并获取所述待摆放的MOS管的特征参数；
分类模块，用于根据所述特征参数对所述待摆放的MOS管进行分类，得到多个MOS管分组，其中，每个所述MOS管分组中的MOS管具有相同的宽度；
判断模块，用于分别对所述MOS管分组中MOS管的栅极序列，以所述MOS管的漏极和源级作为图论的节点，判断所述图论的节点是否构成欧拉路径，其中，所述构成欧拉路径的节点表征为所述MOS管的有源区互相连通；
第一处理模块，用于如果所述图论的节点未构成欧拉路径，则在所述图论中将度为奇数的节点增加预设元器件，以将未构成欧拉路径的节点转换为构成欧拉路径的节点；
拼接模块，用于根据所述构成欧拉路径的节点，将已构成欧拉路径的栅极序列完成目标路径的拼接，根据拼接后的所述目标路径生成所述多个MOS管分组中连通的MOS管序列；
第二处理模块，用于将所述MOS管序列中的MOS管，根据欧拉路径的排列顺序进行摆放，形成摆放后的多个MOS管分组序列。
6.如权利要求5中所述的装置，其特征在于，所述特征参数包括：所述MOS管的栅极宽度，所述分类模块用于获取所述待摆放的MOS管的MOS管一维序列，所述MOS管一维序列包括PMOS管和NMOS管，所述PMOS管和NMOS管的漏极和源级由所述PMOS管和NMOS管在所述MOS管一维序列中的顺序确定，根据所述MOS管一维序列，将所述MOS管一维序列中相同宽度的PMOS管、NMOS管划分为一组，并将每组的PMOS管、NMOS管以不同栅极进行区分，得到PMOS管序列、NMOS管序列。
7.一种计算机存储介质，其中，所述计算机存储介质存储有计算机可执行指令；所述计算机可执行指令被处理器执行后，能够实现权利要求1-4中任一所述的方法。
8.一种计算机设备，其特征在于，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时，实现如权利要求1-4中任一所述的方法。
CN202111497217.4A 2021-12-09 2021-12-09 一种基于欧拉路径算法的自动布局方法及装置 Pending CN114154454A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111497217.4A CN114154454A (zh) 2021-12-09 2021-12-09 一种基于欧拉路径算法的自动布局方法及装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111497217.4A CN114154454A (zh) 2021-12-09 2021-12-09 一种基于欧拉路径算法的自动布局方法及装置

Publications (1)

Publication Number Publication Date
CN114154454A true CN114154454A (zh) 2022-03-08

Family

ID=80454100

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111497217.4A Pending CN114154454A (zh) 2021-12-09 2021-12-09 一种基于欧拉路径算法的自动布局方法及装置

Country Status (1)

Country Link
CN (1) CN114154454A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114899187A (zh) * 2022-05-09 2022-08-12 成都海光微电子技术有限公司 版图设计方法、系统及设备、电路版图以及存储介质
CN114943200A (zh) * 2022-05-26 2022-08-26 清华大学 Mosfet的自动布局方法及装置
CN115130422A (zh) * 2022-05-24 2022-09-30 清华大学 标准单元的自动构建方法及装置、终端和存储介质

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114899187A (zh) * 2022-05-09 2022-08-12 成都海光微电子技术有限公司 版图设计方法、系统及设备、电路版图以及存储介质
CN115130422A (zh) * 2022-05-24 2022-09-30 清华大学 标准单元的自动构建方法及装置、终端和存储介质
CN115130422B (zh) * 2022-05-24 2023-10-17 清华大学 标准单元的自动构建方法及装置、终端和存储介质
CN114943200A (zh) * 2022-05-26 2022-08-26 清华大学 Mosfet的自动布局方法及装置

Similar Documents

Publication Publication Date Title
CN114154454A (zh) 一种基于欧拉路径算法的自动布局方法及装置
CN100414552C (zh) 估计电路时钟树的抖动并合成抖动意识和偏差意识时钟树
US6918100B2 (en) Hierarchical evaluation of cells
Possani et al. Graph-based transistor network generation method for supergate design
US20220398373A1 (en) Multi-stage fpga routing method for optimizing time division multiplexing
CN111444669B (zh) 用于半导体器件的泄漏分析的方法和系统
CN111241772B (zh) 标准单元库版图及其设计方法与系统以及计算机存储介质
US20020199160A1 (en) Power supply network analyzing method, computer program for executing the method, storage medium and power supply network analyzing apparatus
WO2023284088A9 (zh) 基于人工智能的电路设计方法与实现系统
CN111539182B (zh) 一种对组合逻辑电路等价验证的分级方法
CN115965230A (zh) 一种晶圆制程良率分析方法、设备及系统
Ibrahim Identifying the worst reliability input vectors and the associated critical logic gates
US20100332932A1 (en) Test method, test control program and semiconductor device
CN103259520A (zh) 用于在电压之间切换的系统和方法
CN107666313B (zh) 一种指定逻辑功能用cmos电路实现的方法
US7624361B2 (en) Method and device for designing semiconductor integrated circuit
US7398506B2 (en) Net list producing device producing a net list with an interconnection parasitic element by hierarchical processing
CN110908896A (zh) 一种基于决策树的测试方法及装置
CN110543664B (zh) 一种面向具有特有结构fpga的工艺映射方法
Banik et al. Test configuration generation for different FPGA architectures for application independent testing
US20190236241A1 (en) Method for Eliminating False Paths of a Circuit Unit To Be Implemented Using a System
CN111179175A (zh) 基于卷积神经网络的图像处理方法、装置及存储介质
CN105070669A (zh) 逻辑门电路及cmos数字电路总剂量效应敏感性的分析方法
Banik et al. An integrated framework for application independent testing of fpga interconnect
CN112767992B (zh) 寄生电容过载的检测方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination